uart_rx: ein prozessmodell. spart weitere 3 logic elements :P

[hwmod.git] / src / TODO

diff --git a/src/TODO b/src/TODO
index 03858e6c63841e36e54bebef673f847d44b773f9..2c2e9179fe9b93298875d79dfb2d46acb6b790fd 100644 (file)
--- a/src/TODO
+++ b/src/TODO
@@ -1,32 +1,29 @@
-- debounce fuer sys_res_n und btnA -- einfach die debounce entity vom example
-  hernehmen
-
-
-- rs232/pc-kommunikation
-  1. schauen ob die eintraege der "einfachen" history gedumpt werden.
-
-  2. history komplett fertig stellen (da wir dann eine gute debug moeglichkeit
-  haben)
-
-
-- alu postlayout noch an die neue alu anpassen (... wenn das projekt final is),
-  dass ma eine postlayoutsim bei der abgabe zum herzeigen haben
-
+== low prio ==
+- logic elements eliminieren
 
-- was passiert nach 50 berechnungen?
+== jakob/thomas fragen ==
+- sram warning @ quartus => duerfen wir ignorieren
 
+- coverage fuer abgabe noetig? => nein
 
-- andere farbe als weiss fuer das ergebnis
+- bei -cover funktioniert 's' nicht, siehe http://pastebin.com/p8RwNk7j => keine
+  ahnung, wenns geht minimalbeispiel machen
 
+- wie detailiert muessen die screenshots der simulationen sein? => man soll was
+  erkennen und erklaeren koennen dazu.
 
-- "$ " oder sonst was fuer ergebnis zeile
+- warum ist auf seite 14 im foliensatz "VHDL_Architecture" "directly at
+  instantation" durchgestrichen? :/ (wird so ziemlich ueberall verwendet hier)
+  => deprecated und man soll mindestens component definitionen fuer alle module
+  machen
 
+- postlayout: geht im tilab nicht... reicht screenshot? => ja
 
-BUGS:
-- leere eingabe
 
 
-== low prio ==
-- mehr testfaelle fuer alu/scanner/parser
-- parser refactor
-- logic elements eliminieren
+== FAQ =
+Q: wo sieht man f_max im quartus?
+A: in der project_gen.tcl die zeile 
+       > set_global_assignment -name FMAX_REQUIREMENT "33.33 MHz" -section_id sys_clk
+   entfernen und danach das quartus projekt neu erstellen. danach sollte fmax im
+   timing report ersichtlich sein.