uart_rx: bitorder fail

[hwmod.git] / spec / speck.tex

diff --git a/spec/speck.tex b/spec/speck.tex
index 34cba26b3aa669a138a6f7789f97efa04896a686..ebcd8d293e0738c8ae31a8481081c0944b49582d 100644 (file)
--- a/spec/speck.tex
+++ b/spec/speck.tex
@@ -606,5 +606,33 @@ Ist das History Modul mit der Speicheranfrage fertig, wird das andere Modul \"ub
 \emph{done}-Leitung benachrichtigt. Wurde das Signal vom entsprechenden
 \emph{*\_\{get,take,do\}}-Signal quittiert kann der n\"achste Request
 verarbeitet werden.
+
+\newpage
+\section{Erg\"anzungen der Spezifikation w\"ahrend der Implementierung}
+
+\begin{itemize}
+\item Das Signal \emph{error} der ALU wurde in \emph{calc\_error} umbenannt, da
+\emph{error} ein Schl\"usselwort in VHDL ist.
+\item Die Richtungen bei den Signalen \emph{p\_read} und \emph{p\_write} wurden
+jeweils im Modul Parser und History vertauscht.
+\item Parser $\Rightarrow$ History: \emph{p\_rw} und \emph{p\_spalte} unn\"otig.
+\item Interface: aussagekr\"aftigere Fehlermeldungen.
+\item Interface: Ausgabe teilweise in Farbe und ein Prefix vor jeder Eingabe der die
+Rechnungsnummer angibt.
+\item ALU: signal \emph{opM} fuer Restberechnung
+\item Parser: Signale der ALU bleiben intern.
+\item Scanner: Fehler in der state-maschine: ein extriger uebergang von
+\emph{read} auf \emph{\"ubernehmen} ist n\"otig um leerzeichen \"ubernehmen zu
+k\"oennen.
+\item Scanner: \"Uberg\"ange der Statemaschine passen im Allgemeinen nicht
+wirklich $\Rightarrow$ Tonne
+\item Scanner: Akzeptiere auch 0-9 Tasten die nicht am Numpad liegen.
+\item History $\Rightarrow$ Display: ein zus\"atzliches Signal \emph{d\_new\_bs}.
+\item Display $\Rightarrow$ History: die Breite f\"ur \emph{d\_zeile} muss
+ebenfalls so breit wie \emph{p\_zeile} sein (zumindest vereinfacht das die
+Implementierung)
+\item RS232: \emph{tx\_done} hinzugefuegt.
+\end{itemize}
+
 \end{document}