uart_rx: ein prozessmodell. spart weitere 3 logic elements :P

[hwmod.git] / Makefile

diff --git a/Makefile b/Makefile
index 5adebb0bb23eec6acfe9e364e98ed01f273caab3..743116d9cc382574a6a1840775d268d3e2d122a9 100644 (file)
--- a/Makefile
+++ b/Makefile
@@ -10,12 +10,14 @@ all: abgabe
 
 #Die Abgabe erfolgt als Archiv (zip), welches euren gesamten Projektordner beinhaltet:
 abgabe:
+       rm -f *.zip
        make -C src/ clean
        make -C spartan3e/ clean
        rm -f **/**tags
        rm -Rf quartus/calc
        cd quartus; ./linux_tilab.sh
        zip -r abgabe_g20_`git rev-parse --short HEAD`.zip src/ quartus/ sim/
+       zip -d abgabe_g20_*.zip src/TODO
        #1. VHDL Sourcefiles
        #2. Quartus-Projekt (für Quartus 9.1)
        #  Das Projekt sollte direkt nach dem Entpacken kompilierbar sein, so dass