- debounce fuer sys_res_n und btnA -- einfach die debounce entity vom example
  hernehmen


- rs232/pc-kommunikation: RAM dumpen


- uart rx oversampling, uart rx synchronizen (vlg. debouncing/sync*.vhd)


- postlayout: nochmal testen obs im tilab wirklich ned geht.

== BUGS ==
- warum ist in beh_history s_done und finished manchmal 'X'?


== low prio ==
- logic elements eliminieren

== jakob/thomas fragen ==
- sram warning @ quartus
- coverage fuer abgabe noetig?
- bei -cover funktioniert 's' nicht, siehe http://pastebin.com/p8RwNk7j
- wie detailiert muessen die screenshots der simulationen sein?
- warum ist auf seite 14 im foliensatz "VHDL_Architecture" "directly at
  instantation" durchgestrichen? :/ (wird so ziemlich ueberall verwendet hier)


== FAQ =
Q: wo sieht man f_max im quartus?
A: in der project_gen.tcl die zeile 
	> set_global_assignment -name FMAX_REQUIREMENT "33.33 MHz" -section_id sys_clk
   entfernen und danach das quartus projekt neu erstellen. danach sollte fmax im
   timing report ersichtlich sein.