From: Bernhard Urban <lewurm@gmx.net>
Date: Thu, 29 Oct 2009 12:29:58 +0000 (+0100)
Subject: prot1: teilaufgabe1 sollte passen
X-Git-Url: http://wien.tomnetworks.com/gitweb/?p=dide_16.git;a=commitdiff_plain;h=32e72916e5c92bc7a0c025fa252fa4e686693990

prot1: teilaufgabe1 sollte passen
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diff --git a/bsp1/Protokolle/DigitalDesign_prot.pdf b/bsp1/Protokolle/DigitalDesign_prot.pdf
index c25f1f4..4ece533 100644
Binary files a/bsp1/Protokolle/DigitalDesign_prot.pdf and b/bsp1/Protokolle/DigitalDesign_prot.pdf differ
diff --git a/bsp1/Protokolle/Makefile b/bsp1/Protokolle/Makefile
index 6610baf..86c9b18 100644
--- a/bsp1/Protokolle/Makefile
+++ b/bsp1/Protokolle/Makefile
@@ -29,5 +29,5 @@ help:
 #------------------------------------------------------------------------------
 clean:
 #------------------------------------------------------------------------------
-	rm *.aux *.log *.toc *.out
+	rm *.aux *.log *.toc
 
diff --git a/bsp1/Protokolle/chapter1.tex b/bsp1/Protokolle/chapter1.tex
index 9b8b1aa..17ab2de 100644
--- a/bsp1/Protokolle/chapter1.tex
+++ b/bsp1/Protokolle/chapter1.tex
@@ -4,23 +4,32 @@
 \section{Teilaufgabe1: Messen von $f_{hsync}$ und $f_{vsync}$ }
 Bei dieser Teilaufgabe mussten wir horizontale Synchronisationsfrequenz $f_{hsync}$ und die vertikale Synchronisationsfrequenz $f_{vsync}$ mittels geeignete Modi bestimmem. Dabei war gegeben, dass $f_{hsync}$ per Timing-Mode und $f_{vsync}$ per State-Mode gemessen wird.
 
-\subsection{$f_{hsync} = \frac{1}{29.458\mu s} = 33946.64 Hz$}
+\newpage
+\subsection{$f_{hsync}$}
+Um die Periode von $f_{hsync}$ zu messen, triggern wir auf ``Rising Edge'' des HSYNC Signals.
 %bsp1_hsync_trigger.jpg
 \begin{center}
 \includegraphics[width=\textwidth]{pics/bsp1_hsync_trigger.jpg}
 \end{center}
 
+\newpage
+Wir haben eine Periodendauer von $29.458\mu s$ gemessen (siehe rote Markierung in der n\"achsten Abbildung), das entspricht einer Frequenz von $\frac{1}{29.458\mu s} = 33946.64 Hz$.
 %bsp1_hsync_wave.jpg
 \begin{center}
 \includegraphics[width=\textwidth]{pics/bsp1_hsync_wave.jpg}
 \end{center}
 
-\subsection{$f_{hsync} = \frac{1}{15.317626ms} = 65.28 Hz$}
+%%%%%%%%%%%%%%%%%%%55
+\newpage
+\subsection{$f_{hsync}$}
+Hier war VSYNC zu bestimmen, diesmal mit dem State-Mode. In diesem Modus kommt das CLK-Signal vom FPGA, deswegen kann auf keine Flanken getriggert werden sondern nur auf High/Low.
 %bsp1_vsync_trigger.jpg
 \begin{center}
 \includegraphics[width=\textwidth]{pics/bsp1_vsync_trigger.jpg}
 \end{center}
 
+\newpage
+Die Periodendauer betr\"agt $15.317626ms$ (siehe rote Markierung in der n\"achsten Abbildung), was einer Frequenz von $\frac{1}{15.317626ms} = 65.28 Hz$ entspricht.
 %bsp1_vsync_wave.jpg
 \begin{center}
 \includegraphics[width=\textwidth]{pics/bsp1_vsync_wave.jpg}
diff --git a/bsp2/Protokolle/Makefile b/bsp2/Protokolle/Makefile
index 6610baf..86c9b18 100644
--- a/bsp2/Protokolle/Makefile
+++ b/bsp2/Protokolle/Makefile
@@ -29,5 +29,5 @@ help:
 #------------------------------------------------------------------------------
 clean:
 #------------------------------------------------------------------------------
-	rm *.aux *.log *.toc *.out
+	rm *.aux *.log *.toc
 
diff --git a/bsp3/Protokolle/Makefile b/bsp3/Protokolle/Makefile
index 6610baf..86c9b18 100644
--- a/bsp3/Protokolle/Makefile
+++ b/bsp3/Protokolle/Makefile
@@ -29,5 +29,5 @@ help:
 #------------------------------------------------------------------------------
 clean:
 #------------------------------------------------------------------------------
-	rm *.aux *.log *.toc *.out
+	rm *.aux *.log *.toc
 
diff --git a/bsp4/Protokolle/Makefile b/bsp4/Protokolle/Makefile
index 6610baf..86c9b18 100644
--- a/bsp4/Protokolle/Makefile
+++ b/bsp4/Protokolle/Makefile
@@ -29,5 +29,5 @@ help:
 #------------------------------------------------------------------------------
 clean:
 #------------------------------------------------------------------------------
-	rm *.aux *.log *.toc *.out
+	rm *.aux *.log *.toc