prot1: teilaufgabe1 sollte passen

[dide_16.git] / bsp1 / Protokolle / chapter1.tex

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index 9b8b1aa275cd4a4ad7e2149307c5691f736bbe2c..17ab2de7f7a09c754b065160f41bb0a13feb7326 100644 (file)
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@@ -4,23 +4,32 @@
 \section{Teilaufgabe1: Messen von $f_{hsync}$ und $f_{vsync}$ }
 Bei dieser Teilaufgabe mussten wir horizontale Synchronisationsfrequenz $f_{hsync}$ und die vertikale Synchronisationsfrequenz $f_{vsync}$ mittels geeignete Modi bestimmem. Dabei war gegeben, dass $f_{hsync}$ per Timing-Mode und $f_{vsync}$ per State-Mode gemessen wird.
 
-\subsection{$f_{hsync} = \frac{1}{29.458\mu s} = 33946.64 Hz$}
+\newpage
+\subsection{$f_{hsync}$}
+Um die Periode von $f_{hsync}$ zu messen, triggern wir auf ``Rising Edge'' des HSYNC Signals.
 %bsp1_hsync_trigger.jpg
 \begin{center}
 \includegraphics[width=\textwidth]{pics/bsp1_hsync_trigger.jpg}
 \end{center}
 
+\newpage
+Wir haben eine Periodendauer von $29.458\mu s$ gemessen (siehe rote Markierung in der n\"achsten Abbildung), das entspricht einer Frequenz von $\frac{1}{29.458\mu s} = 33946.64 Hz$.
 %bsp1_hsync_wave.jpg
 \begin{center}
 \includegraphics[width=\textwidth]{pics/bsp1_hsync_wave.jpg}
 \end{center}
 
-\subsection{$f_{hsync} = \frac{1}{15.317626ms} = 65.28 Hz$}
+%%%%%%%%%%%%%%%%%%%55
+\newpage
+\subsection{$f_{hsync}$}
+Hier war VSYNC zu bestimmen, diesmal mit dem State-Mode. In diesem Modus kommt das CLK-Signal vom FPGA, deswegen kann auf keine Flanken getriggert werden sondern nur auf High/Low.
 %bsp1_vsync_trigger.jpg
 \begin{center}
 \includegraphics[width=\textwidth]{pics/bsp1_vsync_trigger.jpg}
 \end{center}
 
+\newpage
+Die Periodendauer betr\"agt $15.317626ms$ (siehe rote Markierung in der n\"achsten Abbildung), was einer Frequenz von $\frac{1}{15.317626ms} = 65.28 Hz$ entspricht.
 %bsp1_vsync_wave.jpg
 \begin{center}
 \includegraphics[width=\textwidth]{pics/bsp1_vsync_wave.jpg}