bsp3/Designflow/ppr/sim/vga.qsf

   1 # -------------------------------------------------------------------------- #
   2 #
   3 # Copyright (C) 1991-2009 Altera Corporation
   4 # Your use of Altera Corporation's design tools, logic functions
   5 # and other software and tools, and its AMPP partner logic
   6 # functions, and any output files from any of the foregoing
   7 # (including device programming or simulation files), and any
   8 # associated documentation or information are expressly subject
   9 # to the terms and conditions of the Altera Program License
  10 # Subscription Agreement, Altera MegaCore Function License
  11 # Agreement, or other applicable license agreement, including,
  12 # without limitation, that your use is for the sole purpose of
  13 # programming logic devices manufactured by Altera and sold by
  14 # Altera or its authorized distributors.  Please refer to the
  15 # applicable agreement for further details.
  16 #
  17 # -------------------------------------------------------------------------- #
  18 #
  19 # Quartus II
  20 # Version 9.0 Build 132 02/25/2009 SJ Full Version
  21 # Date created = 16:59:28  October 29, 2009
  22 #
  23 # -------------------------------------------------------------------------- #
  24 #
  25 # Notes:
  26 #
  27 # 1) The default values for assignments are stored in the file:
  28 #               vga_assignment_defaults.qdf
  29 #    If this file doesn't exist, see file:
  30 #               assignment_defaults.qdf
  31 #
  32 # 2) Altera recommends that you do not modify this file. This
  33 #    file is updated automatically by the Quartus II software
  34 #    and any changes you make may be lost or overwritten.
  35 #
  36 # -------------------------------------------------------------------------- #
  37
  38
  39 set_global_assignment -name FAMILY Stratix
  40 set_global_assignment -name DEVICE EP1S25F672C6
  41 set_global_assignment -name TOP_LEVEL_ENTITY vga
  42 set_global_assignment -name ORIGINAL_QUARTUS_VERSION 9.0
  43 set_global_assignment -name PROJECT_CREATION_TIME_DATE "16:59:28  OCTOBER 29, 2009"
  44 set_global_assignment -name LAST_QUARTUS_VERSION 9.0
  45 set_global_assignment -name EDA_DESIGN_ENTRY_SYNTHESIS_TOOL "Synplify Pro"
  46 set_global_assignment -name EDA_LMF_FILE synplcty.lmf -section_id eda_design_synthesis
  47 set_global_assignment -name EDA_INPUT_DATA_FORMAT VQM -section_id eda_design_synthesis
  48 set_global_assignment -name EDA_SIMULATION_TOOL "ModelSim-Altera (VHDL)"
  49 set_global_assignment -name EDA_OUTPUT_DATA_FORMAT VHDL -section_id eda_simulation
  50 set_global_assignment -name USE_GENERATED_PHYSICAL_CONSTRAINTS OFF -section_id eda_blast_fpga
  51 set_global_assignment -name DEVICE_FILTER_PACKAGE FBGA
  52 set_global_assignment -name DEVICE_FILTER_PIN_COUNT 672
  53 set_global_assignment -name DEVICE_FILTER_SPEED_GRADE 6
  54 set_global_assignment -name VQM_FILE ../../syn/rev_1/vga.vqm
  55 set_global_assignment -name MIN_CORE_JUNCTION_TEMP 0
  56 set_global_assignment -name MAX_CORE_JUNCTION_TEMP 85
  57 set_instance_assignment -name PARTITION_HIERARCHY root_partition -to | -section_id Top
  58 set_global_assignment -name PARTITION_NETLIST_TYPE SOURCE -section_id Top
  59 set_global_assignment -name PARTITION_COLOR 16764057 -section_id Top
  60 set_global_assignment -name LL_ROOT_REGION ON -section_id "Root Region"
  61 set_global_assignment -name LL_MEMBER_STATE LOCKED -section_id "Root Region"