bsp3/Designflow/ppr/download/vga_pll.fit.smsg

   1 Extra Info: Performing register packing on registers with non-logic cell location assignments
   2 Extra Info: Completed register packing on registers with non-logic cell location assignments
   3 Extra Info: Started Fast Input/Output/OE register processing
   4 Extra Info: Finished Fast Input/Output/OE register processing
   5 Extra Info: Start inferring scan chains for DSP blocks
   6 Extra Info: Inferring scan chains for DSP blocks is complete
   7 Extra Info: Moving registers into I/O cells, LUTs, RAM blocks, and DSP blocks to improve timing and density
   8 Extra Info: Finished moving registers into LUTs, I/O cells, DSP blocks, and RAM blocks