bsp2/Designflow/src/vpll.vhd

   1 -- megafunction wizard: %ALTPLL%\r
   2 -- GENERATION: STANDARD\r
   3 -- VERSION: WM1.0\r
   4 -- MODULE: altpll \r
   5 \r
   6 -- ============================================================\r
   7 -- File Name: vpll.vhd\r
   8 -- Megafunction Name(s):\r
   9 --                      altpll\r
  10 -- ============================================================\r
  11 -- ************************************************************\r
  12 -- THIS IS A WIZARD-GENERATED FILE. DO NOT EDIT THIS FILE!\r
  13 --\r
  14 -- 4.1 Build 181 06/29/2004 SJ Full Version\r
  15 -- ************************************************************\r
  16 \r
  17 \r
  18 --Copyright (C) 1991-2004 Altera Corporation\r
  19 --Any  megafunction  design,  and related netlist (encrypted  or  decrypted),\r
  20 --support information,  device programming or simulation file,  and any other\r
  21 --associated  documentation or information  provided by  Altera  or a partner\r
  22 --under  Altera's   Megafunction   Partnership   Program  may  be  used  only\r
  23 --to program  PLD  devices (but not masked  PLD  devices) from  Altera.   Any\r
  24 --other  use  of such  megafunction  design,  netlist,  support  information,\r
  25 --device programming or simulation file,  or any other  related documentation\r
  26 --or information  is prohibited  for  any  other purpose,  including, but not\r
  27 --limited to  modification,  reverse engineering,  de-compiling, or use  with\r
  28 --any other  silicon devices,  unless such use is  explicitly  licensed under\r
  29 --a separate agreement with  Altera  or a megafunction partner.  Title to the\r
  30 --intellectual property,  including patents,  copyrights,  trademarks,  trade\r
  31 --secrets,  or maskworks,  embodied in any such megafunction design, netlist,\r
  32 --support  information,  device programming or simulation file,  or any other\r
  33 --related documentation or information provided by  Altera  or a megafunction\r
  34 --partner, remains with Altera, the megafunction partner, or their respective\r
  35 --licensors. No other licenses, including any licenses needed under any third\r
  36 --party's intellectual property, are provided herein.\r
  37 \r
  38 \r
  39 LIBRARY ieee;\r
  40 USE ieee.std_logic_1164.all;\r
  41 \r
  42 LIBRARY altera_mf;\r
  43 USE altera_mf.altera_mf_components.all;\r
  44 \r
  45 ENTITY vpll IS\r
  46         PORT\r
  47         (\r
  48                 inclk0          : IN STD_LOGIC  := '0';\r
  49 --              pllena          : IN STD_LOGIC  := '1';\r
  50 --              areset          : IN STD_LOGIC  := '0';\r
  51                 c0              : OUT STD_LOGIC \r
  52 --              locked          : OUT STD_LOGIC \r
  53         );\r
  54 END vpll;\r
  55 \r
  56 \r
  57 ARCHITECTURE SYN OF vpll IS\r
  58 \r
  59         SIGNAL sub_wire0        : STD_LOGIC_VECTOR (5 DOWNTO 0);\r
  60         SIGNAL sub_wire1        : STD_LOGIC ;\r
  61         SIGNAL sub_wire2        : STD_LOGIC ;\r
  62         SIGNAL sub_wire3_bv     : BIT_VECTOR (0 DOWNTO 0);\r
  63         SIGNAL sub_wire3        : STD_LOGIC_VECTOR (0 DOWNTO 0);\r
  64         SIGNAL sub_wire4        : STD_LOGIC_VECTOR (5 DOWNTO 0);\r
  65         SIGNAL sub_wire5_bv     : BIT_VECTOR (0 DOWNTO 0);\r
  66         SIGNAL sub_wire5        : STD_LOGIC_VECTOR (0 DOWNTO 0);\r
  67         SIGNAL sub_wire6        : STD_LOGIC ;\r
  68         SIGNAL sub_wire7        : STD_LOGIC_VECTOR (1 DOWNTO 0);\r
  69         SIGNAL sub_wire8        : STD_LOGIC_VECTOR (3 DOWNTO 0);\r
  70 \r
  71 signal pllena_int : std_logic;\r
  72 signal areset_int : std_logic;\r
  73 signal locked : std_logic;\r
  74 \r
  75         COMPONENT altpll\r
  76         GENERIC (\r
  77                 bandwidth_type          : STRING;\r
  78                 clk0_duty_cycle         : NATURAL;\r
  79                 lpm_type                : STRING;\r
  80                 clk0_multiply_by                : NATURAL;\r
  81                 invalid_lock_multiplier         : NATURAL;\r
  82                 inclk0_input_frequency          : NATURAL;\r
  83                 gate_lock_signal                : STRING;\r
  84                 clk0_divide_by          : NATURAL;\r
  85                 pll_type                : STRING;\r
  86                 valid_lock_multiplier           : NATURAL;\r
  87                 clk0_time_delay         : STRING;\r
  88                 spread_frequency                : NATURAL;\r
  89                 intended_device_family          : STRING;\r
  90                 operation_mode          : STRING;\r
  91                 compensate_clock                : STRING;\r
  92                 clk0_phase_shift                : STRING\r
  93         );\r
  94         PORT (\r
  95                         clkena  : IN STD_LOGIC_VECTOR (5 DOWNTO 0);\r
  96                         inclk   : IN STD_LOGIC_VECTOR (1 DOWNTO 0);\r
  97                         pllena  : IN STD_LOGIC ;\r
  98                         extclkena       : IN STD_LOGIC_VECTOR (3 DOWNTO 0);\r
  99                         locked  : OUT STD_LOGIC ;\r
 100                         areset  : IN STD_LOGIC ;\r
 101                         clk     : OUT STD_LOGIC_VECTOR (5 DOWNTO 0)\r
 102         );\r
 103         END COMPONENT;\r
 104 \r
 105 BEGIN\r
 106         sub_wire3_bv(0 DOWNTO 0) <= "0";\r
 107         sub_wire3    <= To_stdlogicvector(sub_wire3_bv);\r
 108         sub_wire5_bv(0 DOWNTO 0) <= "0";\r
 109         sub_wire5    <= NOT(To_stdlogicvector(sub_wire5_bv));\r
 110         sub_wire1    <= sub_wire0(0);\r
 111         c0    <= sub_wire1;\r
 112         locked    <= sub_wire2;\r
 113         sub_wire4    <= sub_wire3(0 DOWNTO 0) & sub_wire3(0 DOWNTO 0) & sub_wire3(0 DOWNTO 0) & sub_wire3(0 DOWNTO 0) & sub_wire3(0 DOWNTO 0) & sub_wire5(0 DOWNTO 0);\r
 114         sub_wire6    <= inclk0;\r
 115         sub_wire7    <= sub_wire3(0 DOWNTO 0) & sub_wire6;\r
 116         sub_wire8    <= sub_wire3(0 DOWNTO 0) & sub_wire3(0 DOWNTO 0) & sub_wire3(0 DOWNTO 0) & sub_wire3(0 DOWNTO 0);\r
 117 \r
 118 areset_int <= '0';\r
 119 pllena_int <= '1';\r
 120 \r
 121         altpll_component : altpll\r
 122         GENERIC MAP (\r
 123                 bandwidth_type => "AUTO",\r
 124                 clk0_duty_cycle => 50,\r
 125                 lpm_type => "altpll",\r
 126                 clk0_multiply_by => 5435,\r
 127                 invalid_lock_multiplier => 5,\r
 128                 inclk0_input_frequency => 30003,\r
 129                 gate_lock_signal => "NO",\r
 130                 clk0_divide_by => 6666,\r
 131                 pll_type => "AUTO",\r
 132                 valid_lock_multiplier => 1,\r
 133                 clk0_time_delay => "0",\r
 134                 spread_frequency => 0,\r
 135                 intended_device_family => "Stratix",\r
 136                 operation_mode => "NORMAL",\r
 137                 compensate_clock => "CLK0",\r
 138                 clk0_phase_shift => "0"\r
 139         )\r
 140         PORT MAP (\r
 141                 clkena => sub_wire4,\r
 142                 inclk => sub_wire7,\r
 143                 pllena => pllena_int,\r
 144                 extclkena => sub_wire8,\r
 145                 areset => areset_int,\r
 146                 clk => sub_wire0,\r
 147                 locked => sub_wire2\r
 148         );\r
 149 \r
 150 \r
 151 \r
 152 END SYN;\r
 153 \r
 154 -- ============================================================\r
 155 -- CNX file retrieval info\r
 156 -- ============================================================\r
 157 -- Retrieval info: PRIVATE: MIRROR_CLK0 STRING "0"\r
 158 -- Retrieval info: PRIVATE: PHASE_SHIFT_UNIT0 STRING "deg"\r
 159 -- Retrieval info: PRIVATE: OUTPUT_FREQ_UNIT0 STRING "MHz"\r
 160 -- Retrieval info: PRIVATE: INCLK1_FREQ_UNIT_COMBO STRING "MHz"\r
 161 -- Retrieval info: PRIVATE: SPREAD_USE STRING "0"\r
 162 -- Retrieval info: PRIVATE: SPREAD_FEATURE_ENABLED STRING "1"\r
 163 -- Retrieval info: PRIVATE: GLOCKED_COUNTER_EDIT_CHANGED STRING "1"\r
 164 -- Retrieval info: PRIVATE: GLOCK_COUNTER_EDIT NUMERIC "1048575"\r
 165 -- Retrieval info: PRIVATE: SRC_SYNCH_COMP_RADIO STRING "0"\r
 166 -- Retrieval info: PRIVATE: DUTY_CYCLE0 STRING "50.00000000"\r
 167 -- Retrieval info: PRIVATE: PHASE_SHIFT0 STRING "0.00000000"\r
 168 -- Retrieval info: PRIVATE: MULT_FACTOR0 NUMERIC "1"\r
 169 -- Retrieval info: PRIVATE: OUTPUT_FREQ_MODE0 STRING "1"\r
 170 -- Retrieval info: PRIVATE: SPREAD_PERCENT STRING "0.500"\r
 171 -- Retrieval info: PRIVATE: LOCKED_OUTPUT_CHECK STRING "1"\r
 172 -- Retrieval info: PRIVATE: PLL_ARESET_CHECK STRING "1"\r
 173 -- Retrieval info: PRIVATE: TIME_SHIFT0 STRING "0.00000000"\r
 174 -- Retrieval info: PRIVATE: STICKY_CLK0 STRING "1"\r
 175 -- Retrieval info: PRIVATE: BANDWIDTH STRING "1.000"\r
 176 -- Retrieval info: PRIVATE: BANDWIDTH_USE_CUSTOM STRING "0"\r
 177 -- Retrieval info: PRIVATE: DEVICE_SPEED_GRADE STRING "6"\r
 178 -- Retrieval info: PRIVATE: SPREAD_FREQ STRING "50.000"\r
 179 -- Retrieval info: PRIVATE: BANDWIDTH_FEATURE_ENABLED STRING "1"\r
 180 -- Retrieval info: PRIVATE: LONG_SCAN_RADIO STRING "1"\r
 181 -- Retrieval info: PRIVATE: PLL_ENHPLL_CHECK NUMERIC "0"\r
 182 -- Retrieval info: PRIVATE: LVDS_MODE_DATA_RATE_DIRTY NUMERIC "0"\r
 183 -- Retrieval info: PRIVATE: USE_CLK0 STRING "1"\r
 184 -- Retrieval info: PRIVATE: INCLK1_FREQ_EDIT_CHANGED STRING "1"\r
 185 -- Retrieval info: PRIVATE: SCAN_FEATURE_ENABLED STRING "1"\r
 186 -- Retrieval info: PRIVATE: ZERO_DELAY_RADIO STRING "0"\r
 187 -- Retrieval info: PRIVATE: PLL_PFDENA_CHECK STRING "0"\r
 188 -- Retrieval info: PRIVATE: CREATE_CLKBAD_CHECK STRING "0"\r
 189 -- Retrieval info: PRIVATE: INCLK1_FREQ_EDIT STRING "33.330"\r
 190 -- Retrieval info: PRIVATE: CUR_DEDICATED_CLK STRING "c0"\r
 191 -- Retrieval info: PRIVATE: PLL_FASTPLL_CHECK NUMERIC "0"\r
 192 -- Retrieval info: PRIVATE: ACTIVECLK_CHECK STRING "0"\r
 193 -- Retrieval info: PRIVATE: BANDWIDTH_FREQ_UNIT STRING "MHz"\r
 194 -- Retrieval info: PRIVATE: INCLK0_FREQ_UNIT_COMBO STRING "MHz"\r
 195 -- Retrieval info: PRIVATE: GLOCKED_MODE_CHECK STRING "0"\r
 196 -- Retrieval info: PRIVATE: NORMAL_MODE_RADIO STRING "1"\r
 197 -- Retrieval info: PRIVATE: CUR_FBIN_CLK STRING "e0"\r
 198 -- Retrieval info: PRIVATE: DIV_FACTOR0 NUMERIC "1"\r
 199 -- Retrieval info: PRIVATE: INCLK1_FREQ_UNIT_CHANGED STRING "1"\r
 200 -- Retrieval info: PRIVATE: HAS_MANUAL_SWITCHOVER STRING "1"\r
 201 -- Retrieval info: PRIVATE: EXT_FEEDBACK_RADIO STRING "0"\r
 202 -- Retrieval info: PRIVATE: PLL_AUTOPLL_CHECK NUMERIC "1"\r
 203 -- Retrieval info: PRIVATE: CLKLOSS_CHECK STRING "0"\r
 204 -- Retrieval info: PRIVATE: BANDWIDTH_USE_AUTO STRING "1"\r
 205 -- Retrieval info: PRIVATE: SHORT_SCAN_RADIO STRING "0"\r
 206 -- Retrieval info: PRIVATE: LVDS_MODE_DATA_RATE STRING "299.970"\r
 207 -- Retrieval info: PRIVATE: CLKSWITCH_CHECK STRING "0"\r
 208 -- Retrieval info: PRIVATE: SPREAD_FREQ_UNIT STRING "KHz"\r
 209 -- Retrieval info: PRIVATE: PLL_ENA_CHECK STRING "1"\r
 210 -- Retrieval info: PRIVATE: INCLK0_FREQ_EDIT STRING "33.330"\r
 211 -- Retrieval info: PRIVATE: CNX_NO_COMPENSATE_RADIO STRING "0"\r
 212 -- Retrieval info: PRIVATE: INT_FEEDBACK__MODE_RADIO STRING "1"\r
 213 -- Retrieval info: PRIVATE: OUTPUT_FREQ0 STRING "27.175"\r
 214 -- Retrieval info: PRIVATE: PRIMARY_CLK_COMBO STRING "inclk0"\r
 215 -- Retrieval info: PRIVATE: CREATE_INCLK1_CHECK STRING "0"\r
 216 -- Retrieval info: PRIVATE: SACN_INPUTS_CHECK STRING "0"\r
 217 -- Retrieval info: PRIVATE: DEV_FAMILY STRING "Stratix"\r
 218 -- Retrieval info: PRIVATE: LOCK_LOSS_SWITCHOVER_CHECK STRING "0"\r
 219 -- Retrieval info: PRIVATE: SWITCHOVER_COUNT_EDIT NUMERIC "1"\r
 220 -- Retrieval info: PRIVATE: SWITCHOVER_FEATURE_ENABLED STRING "1"\r
 221 -- Retrieval info: PRIVATE: BANDWIDTH_PRESET STRING "Low"\r
 222 -- Retrieval info: PRIVATE: GLOCKED_FEATURE_ENABLED STRING "1"\r
 223 -- Retrieval info: PRIVATE: USE_CLKENA0 STRING "0"\r
 224 -- Retrieval info: PRIVATE: LVDS_PHASE_SHIFT_UNIT0 STRING "deg"\r
 225 -- Retrieval info: PRIVATE: CLKBAD_SWITCHOVER_CHECK STRING "0"\r
 226 -- Retrieval info: PRIVATE: BANDWIDTH_USE_PRESET STRING "0"\r
 227 -- Retrieval info: PRIVATE: PLL_LVDS_PLL_CHECK NUMERIC "0"\r
 228 -- Retrieval info: PRIVATE: DEVICE_FAMILY NUMERIC "9"\r
 229 -- Retrieval info: LIBRARY: altera_mf altera_mf.altera_mf_components.all\r
 230 -- Retrieval info: CONSTANT: BANDWIDTH_TYPE STRING "AUTO"\r
 231 -- Retrieval info: CONSTANT: CLK0_DUTY_CYCLE NUMERIC "50"\r
 232 -- Retrieval info: CONSTANT: LPM_TYPE STRING "altpll"\r
 233 -- Retrieval info: CONSTANT: CLK0_MULTIPLY_BY NUMERIC "5435"\r
 234 -- Retrieval info: CONSTANT: INVALID_LOCK_MULTIPLIER NUMERIC "5"\r
 235 -- Retrieval info: CONSTANT: INCLK0_INPUT_FREQUENCY NUMERIC "30003"\r
 236 -- Retrieval info: CONSTANT: GATE_LOCK_SIGNAL STRING "NO"\r
 237 -- Retrieval info: CONSTANT: CLK0_DIVIDE_BY NUMERIC "6666"\r
 238 -- Retrieval info: CONSTANT: PLL_TYPE STRING "AUTO"\r
 239 -- Retrieval info: CONSTANT: VALID_LOCK_MULTIPLIER NUMERIC "1"\r
 240 -- Retrieval info: CONSTANT: CLK0_TIME_DELAY STRING "0"\r
 241 -- Retrieval info: CONSTANT: SPREAD_FREQUENCY NUMERIC "0"\r
 242 -- Retrieval info: CONSTANT: INTENDED_DEVICE_FAMILY STRING "Stratix"\r
 243 -- Retrieval info: CONSTANT: OPERATION_MODE STRING "NORMAL"\r
 244 -- Retrieval info: CONSTANT: COMPENSATE_CLOCK STRING "CLK0"\r
 245 -- Retrieval info: CONSTANT: CLK0_PHASE_SHIFT STRING "0"\r
 246 -- Retrieval info: USED_PORT: c0 0 0 0 0 OUTPUT VCC "c0"\r
 247 -- Retrieval info: USED_PORT: @clk 0 0 6 0 OUTPUT VCC "@clk[5..0]"\r
 248 -- Retrieval info: USED_PORT: inclk0 0 0 0 0 INPUT GND "inclk0"\r
 249 -- Retrieval info: USED_PORT: locked 0 0 0 0 OUTPUT GND "locked"\r
 250 -- Retrieval info: USED_PORT: pllena 0 0 0 0 INPUT VCC "pllena"\r
 251 -- Retrieval info: USED_PORT: @extclk 0 0 4 0 OUTPUT VCC "@extclk[3..0]"\r
 252 -- Retrieval info: USED_PORT: @inclk 0 0 2 0 INPUT VCC "@inclk[1..0]"\r
 253 -- Retrieval info: USED_PORT: areset 0 0 0 0 INPUT GND "areset"\r
 254 -- Retrieval info: CONNECT: locked 0 0 0 0 @locked 0 0 0 0\r
 255 -- Retrieval info: CONNECT: @inclk 0 0 1 0 inclk0 0 0 0 0\r
 256 -- Retrieval info: CONNECT: @extclkena 0 0 1 1 GND 0 0 0 0\r
 257 -- Retrieval info: CONNECT: @clkena 0 0 1 4 GND 0 0 0 0\r
 258 -- Retrieval info: CONNECT: @clkena 0 0 1 1 GND 0 0 0 0\r
 259 -- Retrieval info: CONNECT: c0 0 0 0 0 @clk 0 0 1 0\r
 260 -- Retrieval info: CONNECT: @pllena 0 0 0 0 pllena 0 0 0 0\r
 261 -- Retrieval info: CONNECT: @extclkena 0 0 1 2 GND 0 0 0 0\r
 262 -- Retrieval info: CONNECT: @clkena 0 0 1 5 GND 0 0 0 0\r
 263 -- Retrieval info: CONNECT: @clkena 0 0 1 2 GND 0 0 0 0\r
 264 -- Retrieval info: CONNECT: @clkena 0 0 1 0 VCC 0 0 0 0\r
 265 -- Retrieval info: CONNECT: @inclk 0 0 1 1 GND 0 0 0 0\r
 266 -- Retrieval info: CONNECT: @extclkena 0 0 1 3 GND 0 0 0 0\r
 267 -- Retrieval info: CONNECT: @extclkena 0 0 1 0 GND 0 0 0 0\r
 268 -- Retrieval info: CONNECT: @areset 0 0 0 0 areset 0 0 0 0\r
 269 -- Retrieval info: CONNECT: @clkena 0 0 1 3 GND 0 0 0 0\r
 270 -- Retrieval info: GEN_FILE: TYPE_NORMAL vpll.vhd TRUE FALSE\r
 271 -- Retrieval info: GEN_FILE: TYPE_NORMAL vpll.inc FALSE FALSE\r
 272 -- Retrieval info: GEN_FILE: TYPE_NORMAL vpll.cmp TRUE FALSE\r
 273 -- Retrieval info: GEN_FILE: TYPE_NORMAL vpll.bsf TRUE\r
 274 -- Retrieval info: GEN_FILE: TYPE_NORMAL vpll_inst.vhd TRUE FALSE\r