2012-02-03_03:55_coreboot.log

   1 coreboot-4.0-2002-gee77cf1-dirty Fri Feb  3 03:53:31 CET 2012 starting...\r
   2 \r
   3 BSP Family_Model: 00100fa0 \r
   4 *sysinfo range: [000cc000,000cf360]\r
   5 bsp_apicid = 00 \r
   6 cpu_init_detectedx = 00000000 \r
   7 microcode: equivalent rev id  = 0x10a0, current patch id = 0x00000000\r
   8 microcode: patch id to apply = 0x010000bf\r
   9 microcode: updated to patch id = 0x010000bf  success\r
  10 \r
  11 POST: 0x33\r
  12 cpuSetAMDMSR  done\r
  13 POST: 0x34\r
  14 Enter amd_ht_init()\r
  15 Exit amd_ht_init()\r
  16 POST: 0x35\r
  17 SB900 - Early.c - get_sbdn - Start.\r
  18 SB900 - Early.c - get_sbdn - End.\r
  19 cpuSetAMDPCI 00 done\r
  20 Prep FID/VID Node:00 \r
  21 P-state info in MSRC001_0064 is invalid !!!\r
  22 P-state info in MSRc0010064 is invalid !!!\r
  23   F3x80: e600e681 \r
  24   F3x84: 80e641e6 \r
  25   F3xD4: c8810f26 \r
  26   F3xD8: 03001016 \r
  27   F3xDC: 0000611a \r
  28 POST: 0x36\r
  29 core0 started: \r
  30 start_other_cores()\r
  31 init node: 00  cores: 05 \r
  32 Start other core - nodeid: 00  cores: 05\r
  33 POST: 0x37\r
  34 started ap apicid: PPPPPOOOOOSSSSSTTTTT:::::     00000xxxxx3333300000\r\r\r\r\r
  35
  36
  37
  38
  39      cccccooooorrrrreeeeexxxxx:::::          ---------------     {{{{{     AAAAAPPPPPIIIIICCCCCIIIIIDDDDD     =====     0000043152     NNNNNOOOOODDDDDEEEEEIIIIIDDDDD     =====     0000000000     CCCCCOOOOORRRRREEEEEIIIIIDDDDD     =====     0000051324}}}}}     ---------------\r\r\r\r\r
  40
  41
  42
  43
  44 * AmmmmmiPiiiiccc ccrrrrr0o1oooocccccooooodddddeeeee:::::     eeeeeqqqqquuuuuiiiiivvvvvaaaaallllleeeeennnnnttttt     rrrrreeeeevvvvv     iiiiiddddd          =====     00000xxxxx1111100000aaaaa00000,,,,,     cccccuuuuurrrrrrrrrreeeeennnnnttttt     pppppaaaaatttttccccchhhhh     iiiiiddddd     =====     00000xxxxx0000000000000000000000000000000000000000\r\r\r\r\r
  45
  46
  47
  48
  49 startemmmmmdiiiiicc\rcccrrrr
  50 rooooocccccooooodddddeeeee:::::     pppppaaaaatttttccccchhhhh     iiiiiddddd     tttttooooo     aaaaapppppppppplllllyyyyy     =====     00000xxxxx000001111100000000000000000000bbbbbfffff\r\r\r\r\r
  51
  52
  53
  54
  55 mmmm*miiiii ccAcccrrrrPr ooooocc0cccoooo2odddddeeeee:::::     uuuuupppppdddddaaaaattttteeeeeddddd     tttttooooo     pppppaaaaatttttccccchhhhh     iiiiiddddd     =====     00000xxxxx000001111100000000000000000000bbbbbfffff          sssssuuuuucccccccccceeeeessssssssss\r\r\r\r\r
  56
  57
  58
  59
  60 \r\r\r\r\r
  61
  62
  63
  64
  65 sccccpctpppuuuupaurSSSSeeSteetttteetdAAAAMMA\rMMDDDDM
  66 DMMMMSSMSSRRRRS R    * AP 0     3dddddooooonnnnneeeee\r\r\r\r\r
  67
  68
  69
  70
  71 stiiiiiannnniinriittttitte____ff_dffiiiif\rdi
  72 dddvvvdviiiivdiddd___d__aaaappapp(((p((ssssttsttaaaataggggeegee1111e)1)))  )  aaaa papppiiipiicccciciiidddidd::::  :  0000 05324\r\r1\r\r
  73
  74
  75
  76 \r
  77 FFF*FFIIII IDADDDDVVVPVVIIIII D0DDDD   4  ooooonnnnn     AAAAAPPPPP:::::     0000024153\r\r\r\r\r
  78
  79
  80
  81
  82 started\r
  83 * AP 05started\r
  84 \r
  85 POST: 0x38\r
  86 rs780_early_setup()\r
  87 fam10_optimization()\r
  88 rs780_por_init\r
  89 \r
  90 Begin FIDVID MSR 0xc0010071 0x31c20031 0x40013440 \r
  91 POST: 0x39\r
  92 FIDVID on BSP, APIC_id: 00\r
  93 BSP fid = 0\r
  94 Wait for AP stage 1: ap_apicid = 1\r
  95         readback = 1000001\r
  96         common_fid(packed) = 0\r
  97 Wait for AP stage 1: ap_apicid = 2\r
  98         readback = 2000001\r
  99         common_fid(packed) = 0\r
 100 Wait for AP stage 1: ap_apicid = 3\r
 101         readback = 3000001\r
 102         common_fid(packed) = 0\r
 103 Wait for AP stage 1: ap_apicid = 4\r
 104         readback = 4000001\r
 105         common_fid(packed) = 0\r
 106 Wait for AP stage 1: ap_apicid = 5\r
 107         readback = 5000001\r
 108         common_fid(packed) = 0\r
 109 common_fid = 0\r
 110 POST: 0x3a\r
 111 End FIDVIDMSR 0xc0010071 0x31c20031 0x40013440 \r
 112 rs780_htinit cpu_ht_freq=b.\r
 113 rs780_htinit: HT3 mode\r
 114 ...WARM RESET...\r
 115 \r
 116 \r
 117 \r
 118 \r
 119 coreboot-4.0-2002-gee77cf1-dirty Fri Feb  3 03:53:31 CET 2012 starting...\r
 120 \r
 121 BSP Family_Model: 00100fa0 \r
 122 *sysinfo range: [000cc000,000cf360]\r
 123 bsp_apicid = 00 \r
 124 cpu_init_detectedx = 00000000 \r
 125 microcode: equivalent rev id  = 0x10a0, current patch id = 0x00000000\r
 126 microcode: patch id to apply = 0x010000bf\r
 127 microcode: updated to patch id = 0x010000bf  success\r
 128 \r
 129 POST: 0x33\r
 130 cpuSetAMDMSR  done\r
 131 POST: 0x34\r
 132 Enter amd_ht_init()\r
 133 Exit amd_ht_init()\r
 134 POST: 0x35\r
 135 SB900 - Early.c - get_sbdn - Start.\r
 136 SB900 - Early.c - get_sbdn - End.\r
 137 cpuSetAMDPCI 00 done\r
 138 Prep FID/VID Node:00 \r
 139 P-state info in MSRC001_0064 is invalid !!!\r
 140 P-state info in MSRc0010064 is invalid !!!\r
 141   F3x80: e600e681 \r
 142   F3x84: 80e641e6 \r
 143   F3xD4: c8810f26 \r
 144   F3xD8: 03001016 \r
 145   F3xDC: 0000611a \r
 146 POST: 0x36\r
 147 core0 started: \r
 148 start_other_cores()\r
 149 init node: 00  cores: 05 \r
 150 Start other core - nodeid: 00  cores: 05\r
 151 POST: 0x37\r
 152 started ap apicid: PPPPPOOOOOSSSSSTTTTT:::::     00000xxxxx3333300000\r\r\r\r\r
 153
 154
 155
 156
 157      cccccooooorrrrreeeeexxxxx:::::          ---------------     {{{{{     AAAAAPPPPPIIIIICCCCCIIIIIDDDDD     =====     0000054132     NNNNNOOOOODDDDDEEEEEIIIIIDDDDD     =====     0000000000     CCCCCOOOOORRRRREEEEEIIIIIDDDDD     =====     0000012435}}}}}     ---------------\r\r\r\r\r
 158
 159
 160
 161
 162 * AmmmmmPiiiiiccccc rrrrr0oooo1occcccooooodddddeeeee:::::     eeeeeqqqqquuuuuiiiiivvvvvaaaaallllleeeeennnnnttttt     rrrrreeeeevvvvv     iiiiiddddd          =====     00000xxxxx1111100000aaaaa00000,,,,,     cccccuuuuurrrrrrrrrreeeeennnnnttttt     pppppaaaaatttttccccchhhhh     iiiiiddddd     =====     00000xxxxx0000000000000000000000000000000000000000\r\r\r\r\r
 163
 164
 165
 166
 167 startmmemmmiiidiiccc\rccrr
 168 rrrooooocccccooooodddddeeeee:::::     pppppaaaaatttttccccchhhhh     iiiiiddddd     tttttooooo     aaaaapppppppppplllllyyyyy     =====     00000xxxxx000001111100000000000000000000bbbbbfffff\r\r\r\r\r
 169
 170
 171
 172
 173 mm*mmm iiiiicccccArrrrrPoooo occc0ccoo2ooodddddeeeee:::::     uuuuupppppdddddaaaaattttteeeeeddddd     tttttooooo     pppppaaaaatttttccccchhhhh     iiiiiddddd     =====     00000xxxxx000001111100000000000000000000bbbbbfffff          sssssuuuuucccccccccceeeeessssssssss\r\r\r\r\r
 174
 175
 176
 177
 178 \r\r\r\r\r
 179
 180
 181
 182
 183 sccppccctuupppaSuuurSSSSteeeeettettdAAtA\rMMAA
 184 DDMMMMMDDDMSSMMSSRRS RRR    * AP  0    ddddd3ooooonnnnneeeee\r\r\r\r\r
 185
 186
 187
 188
 189 stiiiiinnannniiriiitttttte_____fffffdiiiii\rdddd
 190 dvvvvviiiiiddddd_____ssssstttttaaaaagggggeeeee22222     aaaaapppppiiiiiccccciiiiiddddd:::::     0000032415\r\r\r\r\r
 191
 192
 193
 194
 195 * AP 04started\r
 196 * AP 05started\r
 197 \r
 198 POST: 0x38\r
 199 rs780_early_setup()\r
 200 fam10_optimization()\r
 201 rs780_por_init\r
 202 \r
 203 Begin FIDVID MSR 0xc0010071 0x31c20031 0x40013440 \r
 204 POST: 0x39\r
 205 POST: 0x3a\r
 206 End FIDVIDMSR 0xc0010071 0x31c20031 0x40013440 \r
 207 rs780_htinit cpu_ht_freq=b.\r
 208 rs780_htinit: HT3 mode\r
 209 POST: 0x3b\r
 210 fill_mem_ctrl()\r
 211 POST: 0x40\r
 212 raminit_amdmct()\r
 213 raminit_amdmct begin:\r
 214          DIMMPresence: DIMMValid=c\r
 215          DIMMPresence: DIMMPresent=c\r
 216          DIMMPresence: RegDIMMPresent=0\r
 217          DIMMPresence: DimmECCPresent=0\r
 218          DIMMPresence: DimmPARPresent=0\r
 219          DIMMPresence: Dimmx4Present=0\r
 220          DIMMPresence: Dimmx8Present=c\r
 221          DIMMPresence: Dimmx16Present=0\r
 222          DIMMPresence: DimmPlPresent=0\r
 223          DIMMPresence: DimmDRPresent=c\r
 224          DIMMPresence: DimmQRPresent=0\r
 225          DIMMPresence: DATAload[0]=2\r
 226          DIMMPresence: MAload[0]=10\r
 227          DIMMPresence: MAdimms[0]=1\r
 228          DIMMPresence: DATAload[1]=2\r
 229          DIMMPresence: MAload[1]=10\r
 230          DIMMPresence: MAdimms[1]=1\r
 231          DIMMPresence: Status 1000\r
 232          DIMMPresence: ErrStatus 0\r
 233          DIMMPresence: ErrCode 0\r
 234          DIMMPresence: Done\r
 235 \r
 236                 DCTInit_D: mct_DIMMPresence Done\r
 237 SPDCalcWidth: Status 1000\r
 238 SPDCalcWidth: ErrStatus 0\r
 239 SPDCalcWidth: ErrCode 0\r
 240 SPDCalcWidth: Done\r
 241                 DCTInit_D: mct_SPDCalcWidth Done\r
 242 SPDGetTCL_D: DIMMCASL 4\r
 243 SPDGetTCL_D: DIMMAutoSpeed 4\r
 244 SPDGetTCL_D: Status 1000\r
 245 SPDGetTCL_D: ErrStatus 0\r
 246 SPDGetTCL_D: ErrCode 0\r
 247 SPDGetTCL_D: Done\r
 248 \r
 249 AutoCycTiming: Status 1000\r
 250 AutoCycTiming: ErrStatus 0\r
 251 AutoCycTiming: ErrCode 0\r
 252 AutoCycTiming: Done\r
 253 \r
 254                 DCTInit_D: AutoCycTiming_D Done\r
 255 SPDSetBanks: CSPresent c\r
 256 SPDSetBanks: Status 1000\r
 257 SPDSetBanks: ErrStatus 0\r
 258 SPDSetBanks: ErrCode 0\r
 259 SPDSetBanks: Done\r
 260 \r
 261 AfterStitch pDCTstat->NodeSysBase = 0\r
 262 mct_AfterStitchMemory: pDCTstat->NodeSysLimit = ffffff\r
 263 StitchMemory: Status 1000\r
 264 StitchMemory: ErrStatus 0\r
 265 StitchMemory: ErrCode 0\r
 266 StitchMemory: Done\r
 267 \r
 268 InterleaveBanks_D: Status 1000\r
 269 InterleaveBanks_D: ErrStatus 0\r
 270 InterleaveBanks_D: ErrCode 0\r
 271 InterleaveBanks_D: Done\r
 272 \r
 273 AutoConfig_D: DramControl: 2a06\r
 274 AutoConfig_D: DramTimingLo: 90092\r
 275 AutoConfig_D: DramConfigMisc: 0\r
 276 AutoConfig_D: DramConfigMisc2: 0\r
 277 AutoConfig_D: DramConfigLo: 10000\r
 278 AutoConfig_D: DramConfigHi: f40000b\r
 279 AutoConfig: Status 1000\r
 280 AutoConfig: ErrStatus 0\r
 281 AutoConfig: ErrCode 0\r
 282 AutoConfig: Done\r
 283 \r
 284                 DCTInit_D: AutoConfig_D Done\r
 285                 DCTInit_D: PlatformSpec_D Done\r
 286                 DCTInit_D: StartupDCT_D\r
 287                 DCTInit_D: mct_DIMMPresence Done\r
 288 SPDCalcWidth: Status 1000\r
 289 SPDCalcWidth: ErrStatus 0\r
 290 SPDCalcWidth: ErrCode 0\r
 291 SPDCalcWidth: Done\r
 292                 DCTInit_D: mct_SPDCalcWidth Done\r
 293 AutoCycTiming: Status 1000\r
 294 AutoCycTiming: ErrStatus 0\r
 295 AutoCycTiming: ErrCode 0\r
 296 AutoCycTiming: Done\r
 297 \r
 298                 DCTInit_D: AutoCycTiming_D Done\r
 299 SPDSetBanks: CSPresent c\r
 300 SPDSetBanks: Status 1000\r
 301 SPDSetBanks: ErrStatus 0\r
 302 SPDSetBanks: ErrCode 0\r
 303 SPDSetBanks: Done\r
 304 \r
 305 AfterStitch pDCTstat->NodeSysBase = 0\r
 306 mct_AfterStitchMemory: pDCTstat->NodeSysLimit = 1fffffe\r
 307 StitchMemory: Status 1000\r
 308 StitchMemory: ErrStatus 0\r
 309 StitchMemory: ErrCode 0\r
 310 StitchMemory: Done\r
 311 \r
 312 InterleaveBanks_D: Status 1000\r
 313 InterleaveBanks_D: ErrStatus 0\r
 314 InterleaveBanks_D: ErrCode 0\r
 315 InterleaveBanks_D: Done\r
 316 \r
 317 AutoConfig_D: DramControl: 2a06\r
 318 AutoConfig_D: DramTimingLo: 90092\r
 319 AutoConfig_D: DramConfigMisc: 0\r
 320 AutoConfig_D: DramConfigMisc2: 0\r
 321 AutoConfig_D: DramConfigLo: 10000\r
 322 AutoConfig_D: DramConfigHi: f40000b\r
 323 AutoConfig: Status 1000\r
 324 AutoConfig: ErrStatus 0\r
 325 AutoConfig: ErrCode 0\r
 326 AutoConfig: Done\r
 327 \r
 328                 DCTInit_D: AutoConfig_D Done\r
 329                 DCTInit_D: PlatformSpec_D Done\r
 330                 DCTInit_D: StartupDCT_D\r
 331 mctAutoInitMCT_D: SyncDCTsReady_D\r
 332 mctAutoInitMCT_D: HTMemMapInit_D\r
 333  Node: 00  base: 00  limit: 1ffffff  BottomIO: c00000\r
 334  Node: 00  base: 03  limit: 23fffff \r
 335  Node: 01  base: 00  limit: 00 \r
 336  Node: 02  base: 00  limit: 00 \r
 337  Node: 03  base: 00  limit: 00 \r
 338  Node: 04  base: 00  limit: 00 \r
 339  Node: 05  base: 00  limit: 00 \r
 340  Node: 06  base: 00  limit: 00 \r
 341  Node: 07  base: 00  limit: 00 \r
 342 mctAutoInitMCT_D: CPUMemTyping_D\r
 343          CPUMemTyping: Cache32bTOP:c00000\r
 344          CPUMemTyping: Bottom32bIO:c00000\r
 345          CPUMemTyping: Bottom40bIO:2400000\r
 346 mctAutoInitMCT_D: DQSTiming_D\r
 347 TrainRcvrEn: Status 1100\r
 348 TrainRcvrEn: ErrStatus 0\r
 349 TrainRcvrEn: ErrCode 0\r
 350 TrainRcvrEn: Done\r
 351 \r
 352 TrainDQSRdWrPos: Status 1100\r
 353 TrainDQSRdWrPos: TrainErrors 0\r
 354 TrainDQSRdWrPos: ErrStatus 0\r
 355 TrainDQSRdWrPos: ErrCode 0\r
 356 TrainDQSRdWrPos: Done\r
 357 \r
 358 TrainDQSRdWrPos: Status 1100\r
 359 TrainDQSRdWrPos: TrainErrors 0\r
 360 TrainDQSRdWrPos: ErrStatus 0\r
 361 TrainDQSRdWrPos: ErrCode 0\r
 362 TrainDQSRdWrPos: Done\r
 363 \r
 364 TrainDQSRdWrPos: Status 1100\r
 365 TrainDQSRdWrPos: TrainErrors 0\r
 366 TrainDQSRdWrPos: ErrStatus 0\r
 367 TrainDQSRdWrPos: ErrCode 0\r
 368 TrainDQSRdWrPos: Done\r
 369 \r
 370 TrainDQSRdWrPos: Status 1100\r
 371 TrainDQSRdWrPos: TrainErrors 0\r
 372 TrainDQSRdWrPos: ErrStatus 0\r
 373 TrainDQSRdWrPos: ErrCode 0\r
 374 TrainDQSRdWrPos: Done\r
 375 \r
 376 mctAutoInitMCT_D: UMAMemTyping_D\r
 377 mctAutoInitMCT_D: :OtherTiming\r
 378 InterleaveNodes_D: Status 1100\r
 379 InterleaveNodes_D: ErrStatus 0\r
 380 InterleaveNodes_D: ErrCode 0\r
 381 InterleaveNodes_D: Done\r
 382 \r
 383 InterleaveChannels_D: Node 0\r
 384 InterleaveChannels_D: Status 1100\r
 385 InterleaveChannels_D: ErrStatus 0\r
 386 InterleaveChannels_D: ErrCode 0\r
 387 InterleaveChannels_D: Node 1\r
 388 InterleaveChannels_D: Status 1000\r
 389 InterleaveChannels_D: ErrStatus 0\r
 390 InterleaveChannels_D: ErrCode 0\r
 391 InterleaveChannels_D: Node 2\r
 392 InterleaveChannels_D: Status 1000\r
 393 InterleaveChannels_D: ErrStatus 0\r
 394 InterleaveChannels_D: ErrCode 0\r
 395 InterleaveChannels_D: Node 3\r
 396 InterleaveChannels_D: Status 1000\r
 397 InterleaveChannels_D: ErrStatus 0\r
 398 InterleaveChannels_D: ErrCode 0\r
 399 InterleaveChannels_D: Node 4\r
 400 InterleaveChannels_D: Status 1000\r
 401 InterleaveChannels_D: ErrStatus 0\r
 402 InterleaveChannels_D: ErrCode 0\r
 403 InterleaveChannels_D: Node 5\r
 404 InterleaveChannels_D: Status 1000\r
 405 InterleaveChannels_D: ErrStatus 0\r
 406 InterleaveChannels_D: ErrCode 0\r
 407 InterleaveChannels_D: Node 6\r
 408 InterleaveChannels_D: Status 1000\r
 409 InterleaveChannels_D: ErrStatus 0\r
 410 InterleaveChannels_D: ErrCode 0\r
 411 InterleaveChannels_D: Node 7\r
 412 InterleaveChannels_D: Status 1000\r
 413 InterleaveChannels_D: ErrStatus 0\r
 414 InterleaveChannels_D: ErrCode 0\r
 415 InterleaveChannels_D: Done\r
 416 \r
 417 mctAutoInitMCT_D: ECCInit_D\r
 418 All Done\r
 419 raminit_amdmct end:\r
 420 POST: 0x41\r
 421 POST: 0x42\r
 422 v_esp=000cbef8\r
 423 testx = 5a5a5a5a\r
 424 Copying data from cache to RAM -- switching to use RAM as stack... Done\r
 425 testx = 5a5a5a5a\r
 426 Disabling cache as ram now \r
 427 Clearing initial memory region: Done\r
 428 Loading image.\r
 429 Searching for fallback/coreboot_ram\r
 430 Check cmos_layout.bin\r
 431 Check fallback/romstage\r
 432 Check fallback/coreboot_ram\r
 433 Stage: loading fallback/coreboot_ram @ 0x200000 (1277952 bytes), entry @ 0x200000\r
 434 Stage: done loading.\r
 435 Jumping to image.\r
 436 POST: 0x80\r
 437 POST: 0x39\r
 438 coreboot-4.0-2002-gee77cf1-dirty Fri Feb  3 03:53:31 CET 2012 booting...\r
 439 POST: 0x40\r
 440 Enumerating buses...\r
 441 Show all devs...Before device enumeration.\r
 442 Root Device: enabled 1\r
 443 APIC_CLUSTER: 0: enabled 1\r
 444 APIC: 00: enabled 1\r
 445 PCI_DOMAIN: 0000: enabled 1\r
 446 PCI: 00:18.0: enabled 1\r
 447 PCI: 00:00.0: enabled 1\r
 448 PCI: 00:02.0: enabled 1\r
 449 PCI: 00:03.0: enabled 0\r
 450 PCI: 00:04.0: enabled 1\r
 451 PCI: 00:05.0: enabled 0\r
 452 PCI: 00:06.0: enabled 0\r
 453 PCI: 00:07.0: enabled 0\r
 454 PCI: 00:08.0: enabled 0\r
 455 PCI: 00:09.0: enabled 1\r
 456 PCI: 00:0a.0: enabled 1\r
 457 PCI: 00:11.0: enabled 1\r
 458 PCI: 00:12.0: enabled 1\r
 459 PCI: 00:12.2: enabled 1\r
 460 PCI: 00:13.0: enabled 1\r
 461 PCI: 00:13.2: enabled 1\r
 462 PCI: 00:14.0: enabled 1\r
 463 I2C: 00:50: enabled 1\r
 464 I2C: 00:51: enabled 1\r
 465 I2C: 00:52: enabled 1\r
 466 I2C: 00:53: enabled 1\r
 467 PCI: 00:14.1: enabled 1\r
 468 PCI: 00:14.2: enabled 1\r
 469 PCI: 00:14.3: enabled 1\r
 470 PNP: 002e.0: enabled 0\r
 471 PNP: 002e.1: enabled 0\r
 472 PNP: 002e.2: enabled 1\r
 473 PNP: 002e.3: enabled 1\r
 474 PNP: 002e.5: enabled 1\r
 475 PNP: 002e.6: enabled 0\r
 476 PNP: 002e.7: enabled 0\r
 477 PNP: 002e.8: enabled 0\r
 478 PNP: 002e.9: enabled 0\r
 479 PNP: 002e.a: enabled 0\r
 480 PNP: 002e.b: enabled 1\r
 481 PCI: 00:14.4: enabled 0\r
 482 PCI: 00:14.5: enabled 1\r
 483 PCI: 00:14.6: enabled 0\r
 484 PCI: 00:15.0: enabled 1\r
 485 PCI: 00:15.1: enabled 1\r
 486 PCI: 00:15.2: enabled 1\r
 487 PCI: 00:15.3: enabled 1\r
 488 PCI: 00:16.0: enabled 1\r
 489 PCI: 00:16.2: enabled 1\r
 490 PCI: 00:18.1: enabled 1\r
 491 PCI: 00:18.2: enabled 1\r
 492 PCI: 00:18.3: enabled 1\r
 493 PCI: 00:18.4: enabled 1\r
 494 Compare with tree...\r
 495 Root Device: enabled 1\r
 496  APIC_CLUSTER: 0: enabled 1\r
 497   APIC: 00: enabled 1\r
 498  PCI_DOMAIN: 0000: enabled 1\r
 499   PCI: 00:18.0: enabled 1\r
 500    PCI: 00:00.0: enabled 1\r
 501    PCI: 00:02.0: enabled 1\r
 502    PCI: 00:03.0: enabled 0\r
 503    PCI: 00:04.0: enabled 1\r
 504    PCI: 00:05.0: enabled 0\r
 505    PCI: 00:06.0: enabled 0\r
 506    PCI: 00:07.0: enabled 0\r
 507    PCI: 00:08.0: enabled 0\r
 508    PCI: 00:09.0: enabled 1\r
 509    PCI: 00:0a.0: enabled 1\r
 510    PCI: 00:11.0: enabled 1\r
 511    PCI: 00:12.0: enabled 1\r
 512    PCI: 00:12.2: enabled 1\r
 513    PCI: 00:13.0: enabled 1\r
 514    PCI: 00:13.2: enabled 1\r
 515    PCI: 00:14.0: enabled 1\r
 516     I2C: 00:50: enabled 1\r
 517     I2C: 00:51: enabled 1\r
 518     I2C: 00:52: enabled 1\r
 519     I2C: 00:53: enabled 1\r
 520    PCI: 00:14.1: enabled 1\r
 521    PCI: 00:14.2: enabled 1\r
 522    PCI: 00:14.3: enabled 1\r
 523     PNP: 002e.0: enabled 0\r
 524     PNP: 002e.1: enabled 0\r
 525     PNP: 002e.2: enabled 1\r
 526     PNP: 002e.3: enabled 1\r
 527     PNP: 002e.5: enabled 1\r
 528     PNP: 002e.6: enabled 0\r
 529     PNP: 002e.7: enabled 0\r
 530     PNP: 002e.8: enabled 0\r
 531     PNP: 002e.9: enabled 0\r
 532     PNP: 002e.a: enabled 0\r
 533     PNP: 002e.b: enabled 1\r
 534    PCI: 00:14.4: enabled 0\r
 535    PCI: 00:14.5: enabled 1\r
 536    PCI: 00:14.6: enabled 0\r
 537    PCI: 00:15.0: enabled 1\r
 538    PCI: 00:15.1: enabled 1\r
 539    PCI: 00:15.2: enabled 1\r
 540    PCI: 00:15.3: enabled 1\r
 541    PCI: 00:16.0: enabled 1\r
 542    PCI: 00:16.2: enabled 1\r
 543   PCI: 00:18.1: enabled 1\r
 544   PCI: 00:18.2: enabled 1\r
 545   PCI: 00:18.3: enabled 1\r
 546   PCI: 00:18.4: enabled 1\r
 547 Mainboard ASUS M5A99X-EVO Enable. dev=0x00233e40\r
 548 m5a99x_evo_enable, TOP MEM: msr.lo = 0xc0000000, msr.hi = 0x00000000\r
 549 m5a99x_evo_enable, TOP MEM2: msr2.lo = 0x40000000, msr2.hi = 0x00000002\r
 550 m5a99x_evo_enable: uma size 0x10000000, memory start 0xb0000000\r
 551 m5a99x_evo_enable, w00t?!\r
 552 m5a99x_evo_enable, cya enable?!\r
 553 Enumerating buses... starting with root now\r
 554 scan_static_bus for Root Device\r
 555 APIC_CLUSTER: 0 enabled\r
 556 PCI_DOMAIN: 0000 enabled\r
 557 APIC_CLUSTER: 0 scanning...\r
 558 cpu_bus_scan: starting...\r
 559   PCI: 00:18.3 siblings=5\r
 560 CPU: APIC: 00 enabled\r
 561 CPU: APIC: 01 enabled\r
 562 CPU: APIC: 02 enabled\r
 563 CPU: APIC: 03 enabled\r
 564 CPU: APIC: 04 enabled\r
 565 CPU: APIC: 05 enabled\r
 566 cpu_bus_scan: done.\r
 567 PCI_DOMAIN: 0000 scanning...\r
 568 PCI: pci_scan_bus for bus 00\r
 569 POST: 0x24\r
 570 pci_scan_bus: before pci_scan_get_dev! devfn: 192\r
 571 pci_scan_bus: after  pci_scan_get_dev!\r
 572 pci_scan_bus: before pci_probe_dev!\r
 573 PCI: 00:18.0 [1022/1200] bus ops\r
 574 PCI: 00:18.0 [1022/1200] enabled\r
 575 pci_scan_bus: after  pci_probe_dev!\r
 576 pci_scan_bus: before pci_scan_get_dev! devfn: 193\r
 577 pci_scan_bus: after  pci_scan_get_dev!\r
 578 pci_scan_bus: before pci_probe_dev!\r
 579 PCI: 00:18.1 [1022/1201] enabled\r
 580 pci_scan_bus: after  pci_probe_dev!\r
 581 pci_scan_bus: before pci_scan_get_dev! devfn: 194\r
 582 pci_scan_bus: after  pci_scan_get_dev!\r
 583 pci_scan_bus: before pci_probe_dev!\r
 584 PCI: 00:18.2 [1022/1202] enabled\r
 585 pci_scan_bus: after  pci_probe_dev!\r
 586 pci_scan_bus: before pci_scan_get_dev! devfn: 195\r
 587 pci_scan_bus: after  pci_scan_get_dev!\r
 588 pci_scan_bus: before pci_probe_dev!\r
 589 PCI: 00:18.3 [1022/1203] ops\r
 590 PCI: 00:18.3 [1022/1203] enabled\r
 591 pci_scan_bus: after  pci_probe_dev!\r
 592 pci_scan_bus: before pci_scan_get_dev! devfn: 196\r
 593 pci_scan_bus: after  pci_scan_get_dev!\r
 594 pci_scan_bus: before pci_probe_dev!\r
 595 PCI: 00:18.4 [1022/1204] enabled\r
 596 pci_scan_bus: after  pci_probe_dev!\r
 597 pci_scan_bus: before pci_scan_get_dev! devfn: 197\r
 598 pci_scan_bus: after  pci_scan_get_dev!\r
 599 pci_scan_bus: before pci_probe_dev!\r
 600 pci_scan_bus: after  pci_probe_dev!\r
 601 pci_scan_bus: before pci_scan_get_dev! devfn: 198\r
 602 pci_scan_bus: after  pci_scan_get_dev!\r
 603 pci_scan_bus: before pci_probe_dev!\r
 604 pci_scan_bus: after  pci_probe_dev!\r
 605 pci_scan_bus: before pci_scan_get_dev! devfn: 199\r
 606 pci_scan_bus: after  pci_scan_get_dev!\r
 607 pci_scan_bus: before pci_probe_dev!\r
 608 pci_scan_bus: after  pci_probe_dev!\r
 609 pci_scan_bus: before pci_scan_get_dev! devfn: 200\r
 610 pci_scan_bus: after  pci_scan_get_dev!\r
 611 pci_scan_bus: before pci_probe_dev!\r
 612 pci_scan_bus: after  pci_probe_dev!\r
 613 pci_scan_bus: before pci_scan_get_dev! devfn: 208\r
 614 pci_scan_bus: after  pci_scan_get_dev!\r
 615 pci_scan_bus: before pci_probe_dev!\r
 616 pci_scan_bus: after  pci_probe_dev!\r
 617 pci_scan_bus: before pci_scan_get_dev! devfn: 216\r
 618 pci_scan_bus: after  pci_scan_get_dev!\r
 619 pci_scan_bus: before pci_probe_dev!\r
 620 pci_scan_bus: after  pci_probe_dev!\r
 621 pci_scan_bus: before pci_scan_get_dev! devfn: 224\r
 622 pci_scan_bus: after  pci_scan_get_dev!\r
 623 pci_scan_bus: before pci_probe_dev!\r
 624 pci_scan_bus: after  pci_probe_dev!\r
 625 pci_scan_bus: before pci_scan_get_dev! devfn: 232\r
 626 pci_scan_bus: after  pci_scan_get_dev!\r
 627 pci_scan_bus: before pci_probe_dev!\r
 628 pci_scan_bus: after  pci_probe_dev!\r
 629 pci_scan_bus: before pci_scan_get_dev! devfn: 240\r
 630 pci_scan_bus: after  pci_scan_get_dev!\r
 631 pci_scan_bus: before pci_probe_dev!\r
 632 pci_scan_bus: after  pci_probe_dev!\r
 633 pci_scan_bus: before pci_scan_get_dev! devfn: 248\r
 634 pci_scan_bus: after  pci_scan_get_dev!\r
 635 pci_scan_bus: before pci_probe_dev!\r
 636 pci_scan_bus: after  pci_probe_dev!\r
 637 POST: 0x25\r
 638 amdfam10_scan_chains: starting...\r
 639 amdfam10_scan_chains: link: 002341b4\r
 640 amdfam10_scan_chain: starting...\r
 641 amdfam10_scan_chain: link_type: 0x00000007\r
 642 amdfam10_scan_chain: link_type: 0x00000007\r
 643 amdfam10_scan_chain: before get_ht_c_index\r
 644 amdfam10_scan_chain: after  get_ht_c_index\r
 645 amdfam10_scan_chain: before set_config_map_reg\r
 646 amdfam10_scan_chain: after  set_config_map_reg\r
 647 amdfam10_scan_chain: before hypertransport_scan_chain\r
 648 hypertransport_scan_chain: before ht_collapse_early_enumeration\r
 649 hypertransport_scan_chain: after  ht_collapse_early_enumeration\r
 650 hypertransport_scan_chain: before ht_scan_get_devs\r
 651 hypertransport_scan_chain: after  ht_scan_get_devs\r
 652 hypertransport_scan_chain: before pci_probe_dev\r
 653 PCI: Using configuration type 1\r
 654 rs780_enable: dev=0023440c, VID_DID=0x5a141002\r
 655 Bus-0, Dev-0, Fun-0.\r
 656 enable_pcie_bar3()\r
 657 addr=e0000000,bus=0,devfn=40\r
 658 gpp_sb_init nb_dev=0x0, dev=0x40, port=0x8\r
 659 NB_PCI_REG04 = 2.\r
 660 NB_PCI_REG84 = 3000095.\r
 661 NB_PCI_REG4C = 52042.\r
 662 rs780_enable: done\r
 663 PCI: 00:00.0 [1002/5a14] enabled\r
 664 hypertransport_scan_chain: after  pci_probe_dev\r
 665 hypertransport_scan_chain: before ht_lookup_slave_capability\r
 666 Capability: type 0x08 @ 0xf0\r
 667 flags: 0xa803\r
 668 Capability: type 0x08 @ 0xf0\r
 669 Capability: type 0x08 @ 0xc4\r
 670 flags: 0x0281\r
 671 hypertransport_scan_chain: after  ht_lookup_slave_capability\r
 672 hypertransport_scan_chain: end_of_chain.  w00t!\r
 673 hypertransport_scan_chain: before pci_scan_bus!\r
 674 PCI: pci_scan_bus for bus 00\r
 675 PCI: pci_scan_bus limits devfn 0 - devfn ffffffff\r
 676 PCI: pci_scan_bus upper limit too big. Using 0xff.\r
 677 POST: 0x24\r
 678 pci_scan_bus: before pci_scan_get_dev! devfn: 0\r
 679 pci_scan_bus: after  pci_scan_get_dev!\r
 680 pci_scan_bus: before pci_probe_dev!\r
 681 rs780_enable: dev=0023440c, VID_DID=0x5a141002\r
 682 Bus-0, Dev-0, Fun-0.\r
 683 enable_pcie_bar3()\r
 684 gpp_sb_init nb_dev=0x0, dev=0x40, port=0x8\r
 685 NB_PCI_REG04 = 2.\r
 686 NB_PCI_REG84 = 3000095.\r
 687 NB_PCI_REG4C = 52042.\r
 688 rs780_enable: done\r
 689 PCI: 00:00.0 [1002/5a14] enabled\r
 690 pci_scan_bus: after  pci_probe_dev!\r
 691 pci_scan_bus: before pci_scan_get_dev! devfn: 1\r
 692 pci_scan_bus: after  pci_scan_get_dev!\r
 693 pci_scan_bus: before pci_probe_dev!\r
 694 pci_scan_bus: after  pci_probe_dev!\r
 695 pci_scan_bus: before pci_scan_get_dev! devfn: 2\r
 696 pci_scan_bus: after  pci_scan_get_dev!\r
 697 pci_scan_bus: before pci_probe_dev!\r
 698 pci_scan_bus: after  pci_probe_dev!\r
 699 pci_scan_bus: before pci_scan_get_dev! devfn: 3\r
 700 pci_scan_bus: after  pci_scan_get_dev!\r
 701 pci_scan_bus: before pci_probe_dev!\r
 702 pci_scan_bus: after  pci_probe_dev!\r
 703 pci_scan_bus: before pci_scan_get_dev! devfn: 4\r
 704 pci_scan_bus: after  pci_scan_get_dev!\r
 705 pci_scan_bus: before pci_probe_dev!\r
 706 pci_scan_bus: after  pci_probe_dev!\r
 707 pci_scan_bus: before pci_scan_get_dev! devfn: 5\r
 708 pci_scan_bus: after  pci_scan_get_dev!\r
 709 pci_scan_bus: before pci_probe_dev!\r
 710 pci_scan_bus: after  pci_probe_dev!\r
 711 pci_scan_bus: before pci_scan_get_dev! devfn: 6\r
 712 pci_scan_bus: after  pci_scan_get_dev!\r
 713 pci_scan_bus: before pci_probe_dev!\r
 714 pci_scan_bus: after  pci_probe_dev!\r
 715 pci_scan_bus: before pci_scan_get_dev! devfn: 7\r
 716 pci_scan_bus: after  pci_scan_get_dev!\r
 717 pci_scan_bus: before pci_probe_dev!\r
 718 pci_scan_bus: after  pci_probe_dev!\r
 719 pci_scan_bus: before pci_scan_get_dev! devfn: 8\r
 720 pci_scan_bus: after  pci_scan_get_dev!\r
 721 pci_scan_bus: before pci_probe_dev!\r
 722 pci_scan_bus: after  pci_probe_dev!\r
 723 POST: 0x25\r
 724 PCI: Left over static devices:\r
 725 PCI: 00:02.0\r
 726 PCI: 00:03.0\r
 727 PCI: 00:04.0\r
 728 PCI: 00:05.0\r
 729 PCI: 00:06.0\r
 730 PCI: 00:07.0\r
 731 PCI: 00:08.0\r
 732 PCI: 00:09.0\r
 733 PCI: 00:0a.0\r
 734 PCI: 00:11.0\r
 735 PCI: 00:12.0\r
 736 PCI: 00:12.2\r
 737 PCI: 00:13.0\r
 738 PCI: 00:13.2\r
 739 PCI: 00:14.0\r
 740 PCI: 00:14.1\r
 741 PCI: 00:14.2\r
 742 PCI: 00:14.3\r
 743 PCI: 00:14.4\r
 744 PCI: 00:14.5\r
 745 PCI: 00:14.6\r
 746 PCI: 00:15.0\r
 747 PCI: 00:15.1\r
 748 PCI: 00:15.2\r
 749 PCI: 00:15.3\r
 750 PCI: 00:16.0\r
 751 PCI: 00:16.2\r
 752 PCI: Check your devicetree.cb.\r
 753 PCI: pci_scan_bus returning with max=000\r
 754 POST: 0x55\r
 755 hypertransport_scan_chain: after  pci_scan_bus!\r
 756 amdfam10_scan_chain: after  hypertransport_scan_chain\r
 757 amdfam10_scan_chain: before set_config_map_reg\r
 758 amdfam10_scan_chain: after  set_config_map_reg\r
 759 amdfam10_scan_chain: before store_ht_c_conf_bus\r
 760 amdfam10_scan_chain: after  store_ht_c_conf_bus\r
 761 amdfam10_scan_chain: done.\r
 762 amdfam10_scan_chains: link: 00278000\r
 763 amdfam10_scan_chains: link: 00278018\r
 764 amdfam10_scan_chains: link: 00278030\r
 765 amdfam10_scan_chains: link: 00278048\r
 766 amdfam10_scan_chains: link: 00278060\r
 767 amdfam10_scan_chains: link: 00278078\r
 768 amdfam10_scan_chains: link: 00278090\r
 769 amdfam10_scan_chains: link2: 002341b4\r
 770 amdfam10_scan_chains: link2: 00278000\r
 771 amdfam10_scan_chain: starting...\r
 772 amdfam10_scan_chain: link_type: 0x00000000\r
 773 amdfam10_scan_chains: link2: 00278018\r
 774 amdfam10_scan_chain: starting...\r
 775 amdfam10_scan_chain: link_type: 0x00000000\r
 776 amdfam10_scan_chains: link2: 00278030\r
 777 amdfam10_scan_chain: starting...\r
 778 amdfam10_scan_chain: link_type: 0x00000000\r
 779 amdfam10_scan_chains: link2: 00278048\r
 780 amdfam10_scan_chain: starting...\r
 781 amdfam10_scan_chains: link2: 00278060\r
 782 amdfam10_scan_chain: starting...\r
 783 amdfam10_scan_chain: link_type: 0x00000000\r
 784 amdfam10_scan_chains: link2: 00278078\r
 785 amdfam10_scan_chain: starting...\r
 786 amdfam10_scan_chain: link_type: 0x00000000\r
 787 amdfam10_scan_chains: link2: 00278090\r
 788 amdfam10_scan_chain: starting...\r
 789 amdfam10_scan_chain: link_type: 0x00000000\r
 790 amdfam10_scan_chains: done.\r
 791 PCI: pci_scan_bus returning with max=000\r
 792 POST: 0x55\r
 793 PCI_DOMAIN: 0000 passpw: enabled\r
 794 scan_static_bus for Root Device done\r
 795 done\r
 796 POST: 0x66\r
 797 ===============Enumeration done!========\r
 798 Allocating resources...\r
 799 Reading resources...\r
 800 Root Device read_resources bus 0 link: 0\r
 801 APIC_CLUSTER: 0 read_resources bus 0 link: 0\r
 802 APIC: 00 missing read_resources\r
 803 APIC: 01 missing read_resources\r
 804 APIC: 02 missing read_resources\r
 805 APIC: 03 missing read_resources\r
 806 APIC: 04 missing read_resources\r
 807 APIC: 05 missing read_resources\r
 808 APIC_CLUSTER: 0 read_resources bus 0 link: 0 done\r
 809 PCI_DOMAIN: 0000 read_resources bus 0 link: 0\r
 810 PCI: 00:18.0 read_resources bus 0 link: 0\r
 811 PCI: 00:18.0 read_resources bus 0 link: 0 done\r
 812 PCI: 00:18.0 read_resources bus 0 link: 1\r
 813 PCI: 00:18.0 read_resources bus 0 link: 1 done\r
 814 PCI: 00:18.0 read_resources bus 0 link: 2\r
 815 PCI: 00:18.0 read_resources bus 0 link: 2 done\r
 816 PCI: 00:18.0 read_resources bus 0 link: 3\r
 817 PCI: 00:18.0 read_resources bus 0 link: 3 done\r
 818 PCI: 00:18.0 read_resources bus 0 link: 4\r
 819 PCI: 00:18.0 read_resources bus 0 link: 4 done\r
 820 PCI: 00:18.0 read_resources bus 0 link: 5\r
 821 PCI: 00:18.0 read_resources bus 0 link: 5 done\r
 822 PCI: 00:18.0 read_resources bus 0 link: 6\r
 823 PCI: 00:18.0 read_resources bus 0 link: 6 done\r
 824 PCI: 00:18.0 read_resources bus 0 link: 7\r
 825 PCI: 00:18.0 read_resources bus 0 link: 7 done\r
 826 PCI_DOMAIN: 0000 read_resources bus 0 link: 0 done\r
 827 Root Device read_resources bus 0 link: 0 done\r
 828 Done reading resources.\r
 829 Show resources in subtree (Root Device)...After reading.\r
 830  Root Device child on link 0 APIC_CLUSTER: 0\r
 831   APIC_CLUSTER: 0 child on link 0 APIC: 00\r
 832    APIC: 00\r
 833    APIC: 01\r
 834    APIC: 02\r
 835    APIC: 03\r
 836    APIC: 04\r
 837    APIC: 05\r
 838   PCI_DOMAIN: 0000 child on link 0 PCI: 00:18.0\r
 839   PCI_DOMAIN: 0000 resource base 0 size 0 align 0 gran 0 limit ffff flags 40040100 index 10000000\r
 840   PCI_DOMAIN: 0000 resource base 0 size 0 align 0 gran 0 limit ffffffff flags 40040200 index 10000100\r
 841   PCI_DOMAIN: 0000 resource base e0000000 size 10000000 align 0 gran 0 limit 0 flags f0000200 index c0010058\r
 842    PCI: 00:18.0 child on link 0 PCI: 00:00.0\r
 843    PCI: 00:18.0 resource base 0 size 0 align 20 gran 20 limit ffffffffff flags 81200 index 10b0\r
 844    PCI: 00:18.0 resource base 0 size 0 align 20 gran 20 limit ffffffffff flags 80200 index 10b8\r
 845    PCI: 00:18.0 resource base 0 size 0 align 12 gran 12 limit ffff flags 80100 index 10d8\r
 846     PCI: 00:00.0\r
 847     PCI: 00:00.0 resource base 0 size 10000000 align 28 gran 28 limit ffffffffffffffff flags 201 index 1c\r
 848    PCI: 00:18.1\r
 849    PCI: 00:18.2\r
 850    PCI: 00:18.3\r
 851    PCI: 00:18.3 resource base 0 size 4000000 align 26 gran 26 limit ffffffff flags 200 index 94\r
 852    PCI: 00:18.4\r
 853 PCI_DOMAIN: 0000 compute_resources_io: base: 0 size: 0 align: 0 gran: 0 limit: ffff\r
 854 PCI: 00:18.0 compute_resources_io: base: 0 size: 0 align: 12 gran: 12 limit: ffff\r
 855 PCI: 00:18.0 compute_resources_io: base: 0 size: 0 align: 12 gran: 12 limit: ffff done\r
 856 PCI_DOMAIN: 0000 compute_resources_io: base: 0 size: 0 align: 0 gran: 0 limit: ffff done\r
 857 PCI_DOMAIN: 0000 compute_resources_mem: base: 0 size: 0 align: 0 gran: 0 limit: ffffffff\r
 858 PCI: 00:18.0 compute_resources_prefmem: base: 0 size: 0 align: 20 gran: 20 limit: ffffffffff\r
 859 PCI: 00:18.0 compute_resources_prefmem: base: 0 size: 0 align: 20 gran: 20 limit: ffffffffff done\r
 860 PCI: 00:18.0 compute_resources_mem: base: 0 size: 0 align: 20 gran: 20 limit: ffffffffff\r
 861 PCI: 00:00.0 1c *  [0x0 - 0xfffffff] mem\r
 862 PCI: 00:18.0 compute_resources_mem: base: 10000000 size: 10000000 align: 28 gran: 20 limit: ffffffffff done\r
 863 PCI: 00:18.0 10b8 *  [0x0 - 0xfffffff] mem\r
 864 PCI: 00:18.3 94 *  [0x10000000 - 0x13ffffff] mem\r
 865 PCI_DOMAIN: 0000 compute_resources_mem: base: 14000000 size: 14000000 align: 28 gran: 0 limit: ffffffff done\r
 866 avoid_fixed_resources: PCI_DOMAIN: 0000\r
 867 avoid_fixed_resources:@PCI_DOMAIN: 0000 10000000 limit 0000ffff\r
 868 avoid_fixed_resources:@PCI_DOMAIN: 0000 10000100 limit ffffffff\r
 869 constrain_resources: PCI_DOMAIN: 0000\r
 870 constrain_resources: PCI: 00:18.0\r
 871 constrain_resources: PCI: 00:00.0\r
 872 constrain_resources: PCI: 00:18.1\r
 873 constrain_resources: PCI: 00:18.2\r
 874 constrain_resources: PCI: 00:18.3\r
 875 constrain_resources: PCI: 00:18.4\r
 876 avoid_fixed_resources2: PCI_DOMAIN: 0000@10000000 limit 0000ffff\r
 877         lim->base 00000000 lim->limit 0000ffff\r
 878 avoid_fixed_resources2: PCI_DOMAIN: 0000@10000100 limit ffffffff\r
 879         lim->base 00000000 lim->limit dfffffff\r
 880 Setting resources...\r
 881 PCI_DOMAIN: 0000 allocate_resources_io: base:0 size:0 align:0 gran:0 limit:ffff\r
 882 PCI_DOMAIN: 0000 allocate_resources_io: next_base: 0 size: 0 align: 0 gran: 0 done\r
 883 PCI: 00:18.0 allocate_resources_io: base:ffff size:0 align:12 gran:12 limit:ffff\r
 884 PCI: 00:18.0 allocate_resources_io: next_base: ffff size: 0 align: 12 gran: 12 done\r
 885 PCI_DOMAIN: 0000 allocate_resources_mem: base:c0000000 size:14000000 align:28 gran:0 limit:dfffffff\r
 886 Assigned: PCI: 00:18.0 10b8 *  [0xc0000000 - 0xcfffffff] mem\r
 887 Assigned: PCI: 00:18.3 94 *  [0xd0000000 - 0xd3ffffff] mem\r
 888 PCI_DOMAIN: 0000 allocate_resources_mem: next_base: d4000000 size: 14000000 align: 28 gran: 0 done\r
 889 PCI: 00:18.0 allocate_resources_prefmem: base:dfffffff size:0 align:20 gran:20 limit:dfffffff\r
 890 PCI: 00:18.0 allocate_resources_prefmem: next_base: dfffffff size: 0 align: 20 gran: 20 done\r
 891 PCI: 00:18.0 allocate_resources_mem: base:c0000000 size:10000000 align:28 gran:20 limit:dfffffff\r
 892 Assigned: PCI: 00:00.0 1c *  [0xc0000000 - 0xcfffffff] mem\r
 893 PCI: 00:18.0 allocate_resources_mem: next_base: d0000000 size: 10000000 align: 28 gran: 20 done\r
 894 Root Device assign_resources, bus 0 link: 0\r
 895  split: 64K table at =afff0000\r
 896 0: mmio_basek=00300000, basek=00400000, limitk=00900000\r
 897 Adding UMA memory area\r
 898 PCI_DOMAIN: 0000 assign_resources, bus 0 link: 0\r
 899 PCI: 00:18.0 10b0 <- [0x00dfffffff - 0x00dffffffe] size 0x00000000 gran 0x14 prefmem <node 0 link 0>\r
 900 PCI: 00:18.0 10b8 <- [0x00c0000000 - 0x00cfffffff] size 0x10000000 gran 0x14 mem <node 0 link 0>\r
 901 PCI: 00:18.0 10d8 <- [0x000000ffff - 0x000000fffe] size 0x00000000 gran 0x0c io <node 0 link 0>\r
 902 PCI: 00:18.0 assign_resources, bus 0 link: 0\r
 903 PCI: 00:00.0 1c <- [0x00c0000000 - 0x00cfffffff] size 0x10000000 gran 0x1c mem64\r
 904 PCI: 00:18.0 assign_resources, bus 0 link: 0\r
 905 PCI: 00:18.3 94 <- [0x00d0000000 - 0x00d3ffffff] size 0x04000000 gran 0x1a mem <gart>\r
 906 PCI_DOMAIN: 0000 assign_resources, bus 0 link: 0\r
 907 Root Device assign_resources, bus 0 link: 0\r
 908 Done setting resources.\r
 909 Show resources in subtree (Root Device)...After assigning values.\r
 910  Root Device child on link 0 APIC_CLUSTER: 0\r
 911   APIC_CLUSTER: 0 child on link 0 APIC: 00\r
 912    APIC: 00\r
 913    APIC: 01\r
 914    APIC: 02\r
 915    APIC: 03\r
 916    APIC: 04\r
 917    APIC: 05\r
 918   PCI_DOMAIN: 0000 child on link 0 PCI: 00:18.0\r
 919   PCI_DOMAIN: 0000 resource base 0 size 0 align 0 gran 0 limit ffff flags 40040100 index 10000000\r
 920   PCI_DOMAIN: 0000 resource base c0000000 size 14000000 align 28 gran 0 limit dfffffff flags 40040200 index 10000100\r
 921   PCI_DOMAIN: 0000 resource base e0000000 size 10000000 align 0 gran 0 limit 0 flags f0000200 index c0010058\r
 922   PCI_DOMAIN: 0000 resource base 0 size a0000 align 0 gran 0 limit 0 flags e0004200 index 10\r
 923   PCI_DOMAIN: 0000 resource base c0000 size bff40000 align 0 gran 0 limit 0 flags e0004200 index 20\r
 924   PCI_DOMAIN: 0000 resource base 100000000 size 130000000 align 0 gran 0 limit 0 flags e0004200 index 30\r
 925   PCI_DOMAIN: 0000 resource base b0000000 size 10000000 align 0 gran 0 limit 0 flags f0000200 index 7\r
 926    PCI: 00:18.0 child on link 0 PCI: 00:00.0\r
 927    PCI: 00:18.0 resource base dfffffff size 0 align 20 gran 20 limit dfffffff flags 60081200 index 10b0\r
 928    PCI: 00:18.0 resource base c0000000 size 10000000 align 28 gran 20 limit dfffffff flags 60080200 index 10b8\r
 929    PCI: 00:18.0 resource base ffff size 0 align 12 gran 12 limit ffff flags 60080100 index 10d8\r
 930     PCI: 00:00.0\r
 931     PCI: 00:00.0 resource base c0000000 size 10000000 align 28 gran 28 limit dfffffff flags 60000201 index 1c\r
 932    PCI: 00:18.1\r
 933    PCI: 00:18.2\r
 934    PCI: 00:18.3\r
 935    PCI: 00:18.3 resource base d0000000 size 4000000 align 26 gran 26 limit dfffffff flags 60000200 index 94\r
 936    PCI: 00:18.4\r
 937 Done allocating resources.\r
 938 POST: 0x88\r
 939 Enabling resources...\r
 940 PCI: 00:18.0 cmd <- 00\r
 941 PCI: 00:18.1 subsystem <- 1043/843e\r
 942 PCI: 00:18.1 cmd <- 00\r
 943 PCI: 00:18.2 subsystem <- 1043/843e\r
 944 PCI: 00:18.2 cmd <- 00\r
 945 PCI: 00:18.3 cmd <- 00\r
 946 PCI: 00:18.4 subsystem <- 1043/843e\r
 947 PCI: 00:18.4 cmd <- 00\r
 948 PCI: 00:00.0 subsystem <- 1043/843e\r
 949 PCI: 00:00.0 cmd <- 02\r
 950 done.\r
 951 Initializing devices...\r
 952 Root Device init\r
 953 APIC_CLUSTER: 0 init\r
 954 start_eip=0x0000a000, offset=0x00200000, code_size=0x0000005b\r
 955 Initializing CPU #0\r
 956 CPU: vendor AMD device 100fa0\r
 957 CPU: family 10, model 0a, stepping 00\r
 958 nodeid = 00, coreid = 00\r
 959 POST: 0x60\r
 960 Enabling cache\r
 961 \r
 962 Setting fixed MTRRs(0-88) type: UC\r
 963 Setting fixed MTRRs(0-16) Type: WB, RdMEM, WrMEM\r
 964 Setting fixed MTRRs(24-88) Type: WB, RdMEM, WrMEM\r
 965 DONE fixed MTRRs\r
 966 Warning: Can't set up MTRR hole for UMA due to pre-existing MTRR hole.\r
 967 Setting variable MTRR 0, base:    0MB, range: 8192MB, type WB\r
 968 ADDRESS_MASK_HIGH=0xffff\r
 969 Setting variable MTRR 1, base: 8192MB, range:  512MB, type WB\r
 970 ADDRESS_MASK_HIGH=0xffff\r
 971 Setting variable MTRR 2, base: 8704MB, range:  256MB, type WB\r
 972 ADDRESS_MASK_HIGH=0xffff\r
 973 Setting variable MTRR 3, base: 3072MB, range: 1024MB, type UC\r
 974 ADDRESS_MASK_HIGH=0xffff\r
 975 DONE variable MTRRs\r
 976 Clear out the extra MTRR's\r
 977 call enable_var_mtrr()\r
 978 Leave x86_setup_var_mtrrs\r
 979 POST: 0x6a\r
 980 \r
 981 MTRR check\r
 982 Fixed MTRRs   : Enabled\r
 983 Variable MTRRs: Enabled\r
 984 \r
 985 POST: 0x93\r
 986 Setting up local apic... apic_id: 0x00 done.\r
 987 POST: 0x9b\r
 988 CPU model: AMD Processor model unknown\r
 989 siblings = 05, CPU #0 initialized\r
 990 Asserting INIT.\r
 991 Waiting for send to finish...\r
 992 +Deasserting INIT.\r
 993 Waiting for send to finish...\r
 994 +#startup loops: 1.\r
 995 Sending STARTUP #1 to 1.\r
 996 After apic_write.\r
 997 Startup point 1.\r
 998 Waiting for send to finish...\r
 999 +After Startup.\r
1000 Initializing CPU #1\r
1001 CPU: vendor AMD device 100fa0\r
1002 CPU: family 10, model 0a, stepping 00\r
1003 nodeid = 00, coreid = 01\r
1004 POST: 0x60\r
1005 Enabling cache\r
1006 \r
1007 Setting fixed MTRRs(0-88) type: UC\r
1008 Setting fixed MTRRs(0-16) Type: WB, RdMEM, WrMEM\r
1009 Setting fixed MTRRs(24-88) Type: WB, RdMEM, WrMEM\r
1010 DONE fixed MTRRs\r
1011 Warning: Can't set up MTRR hole for UMA due to pre-existing MTRR hole.\r
1012 Setting variable MTRR 0, base:    0MB, range: 8192MB, type WB\r
1013 ADDRESS_MASK_HIGH=0xffff\r
1014 Setting variable MTRR 1, base: 8192MB, range:  512MB, type WB\r
1015 ADDRESS_MASK_HIGH=0xffff\r
1016 Setting variable MTRR 2, base: 8704MB, range:  256MB, type WB\r
1017 ADDRESS_MASK_HIGH=0xffff\r
1018 Setting variable MTRR 3, base: 3072MB, range: 1024MB, type UC\r
1019 ADDRESS_MASK_HIGH=0xffff\r
1020 DONE variable MTRRs\r
1021 Clear out the extra MTRR's\r
1022 call enable_var_mtrr()\r
1023 Leave x86_setup_var_mtrrs\r
1024 POST: 0x6a\r
1025 \r
1026 MTRR check\r
1027 Fixed MTRRs   : Enabled\r
1028 Variable MTRRs: Enabled\r
1029 \r
1030 POST: 0x93\r
1031 Setting up local apic... apic_id: 0x01 done.\r
1032 POST: 0x9b\r
1033 CPU model: AMD Processor model unknown\r
1034 siblings = 05, CPU #1 initialized\r
1035 Asserting INIT.\r
1036 Waiting for send to finish...\r
1037 +Deasserting INIT.\r
1038 Waiting for send to finish...\r
1039 +#startup loops: 1.\r
1040 Sending STARTUP #1 to 2.\r
1041 After apic_write.\r
1042 Startup point 1.\r
1043 Waiting for send to finish...\r
1044 +After Startup.\r
1045 Initializing CPU #2\r
1046 CPU: vendor AMD device 100fa0\r
1047 CPU: family 10, model 0a, stepping 00\r
1048 nodeid = 00, coreid = 02\r
1049 POST: 0x60\r
1050 Enabling cache\r
1051 \r
1052 Setting fixed MTRRs(0-88) type: UC\r
1053 Setting fixed MTRRs(0-16) Type: WB, RdMEM, WrMEM\r
1054 Setting fixed MTRRs(24-88) Type: WB, RdMEM, WrMEM\r
1055 DONE fixed MTRRs\r
1056 Warning: Can't set up MTRR hole for UMA due to pre-existing MTRR hole.\r
1057 Setting variable MTRR 0, base:    0MB, range: 8192MB, type WB\r
1058 ADDRESS_MASK_HIGH=0xffff\r
1059 Setting variable MTRR 1, base: 8192MB, range:  512MB, type WB\r
1060 ADDRESS_MASK_HIGH=0xffff\r
1061 Setting variable MTRR 2, base: 8704MB, range:  256MB, type WB\r
1062 ADDRESS_MASK_HIGH=0xffff\r
1063 Setting variable MTRR 3, base: 3072MB, range: 1024MB, type UC\r
1064 ADDRESS_MASK_HIGH=0xffff\r
1065 DONE variable MTRRs\r
1066 Clear out the extra MTRR's\r
1067 call enable_var_mtrr()\r
1068 Leave x86_setup_var_mtrrs\r
1069 POST: 0x6a\r
1070 \r
1071 MTRR check\r
1072 Fixed MTRRs   : Enabled\r
1073 Variable MTRRs: Enabled\r
1074 \r
1075 POST: 0x93\r
1076 Setting up local apic... apic_id: 0x02 done.\r
1077 POST: 0x9b\r
1078 CPU model: AMD Processor model unknown\r
1079 siblings = 05, CPU #2 initialized\r
1080 Asserting INIT.\r
1081 Waiting for send to finish...\r
1082 +Deasserting INIT.\r
1083 Waiting for send to finish...\r
1084 +#startup loops: 1.\r
1085 Sending STARTUP #1 to 3.\r
1086 After apic_write.\r
1087 Startup point 1.\r
1088 Waiting for send to finish...\r
1089 +After Startup.\r
1090 Initializing CPU #3\r
1091 CPU: vendor AMD device 100fa0\r
1092 CPU: family 10, model 0a, stepping 00\r
1093 nodeid = 00, coreid = 03\r
1094 POST: 0x60\r
1095 Enabling cache\r
1096 \r
1097 Setting fixed MTRRs(0-88) type: UC\r
1098 Setting fixed MTRRs(0-16) Type: WB, RdMEM, WrMEM\r
1099 Setting fixed MTRRs(24-88) Type: WB, RdMEM, WrMEM\r
1100 DONE fixed MTRRs\r
1101 Warning: Can't set up MTRR hole for UMA due to pre-existing MTRR hole.\r
1102 Setting variable MTRR 0, base:    0MB, range: 8192MB, type WB\r
1103 ADDRESS_MASK_HIGH=0xffff\r
1104 Setting variable MTRR 1, base: 8192MB, range:  512MB, type WB\r
1105 ADDRESS_MASK_HIGH=0xffff\r
1106 Setting variable MTRR 2, base: 8704MB, range:  256MB, type WB\r
1107 ADDRESS_MASK_HIGH=0xffff\r
1108 Setting variable MTRR 3, base: 3072MB, range: 1024MB, type UC\r
1109 ADDRESS_MASK_HIGH=0xffff\r
1110 DONE variable MTRRs\r
1111 Clear out the extra MTRR's\r
1112 call enable_var_mtrr()\r
1113 Leave x86_setup_var_mtrrs\r
1114 POST: 0x6a\r
1115 \r
1116 MTRR check\r
1117 Fixed MTRRs   : Enabled\r
1118 Variable MTRRs: Enabled\r
1119 \r
1120 POST: 0x93\r
1121 Setting up local apic... apic_id: 0x03 done.\r
1122 POST: 0x9b\r
1123 CPU model: AMD Processor model unknown\r
1124 siblings = 05, CPU #3 initialized\r
1125 Asserting INIT.\r
1126 Waiting for send to finish...\r
1127 +Deasserting INIT.\r
1128 Waiting for send to finish...\r
1129 +#startup loops: 1.\r
1130 Sending STARTUP #1 to 4.\r
1131 After apic_write.\r
1132 Startup point 1.\r
1133 Waiting for send to finish...\r
1134 +After Startup.\r
1135 Initializing CPU #4\r
1136 CPU: vendor AMD device 100fa0\r
1137 CPU: family 10, model 0a, stepping 00\r
1138 nodeid = 00, coreid = 04\r
1139 POST: 0x60\r
1140 Enabling cache\r
1141 \r
1142 Setting fixed MTRRs(0-88) type: UC\r
1143 Setting fixed MTRRs(0-16) Type: WB, RdMEM, WrMEM\r
1144 Setting fixed MTRRs(24-88) Type: WB, RdMEM, WrMEM\r
1145 DONE fixed MTRRs\r
1146 Warning: Can't set up MTRR hole for UMA due to pre-existing MTRR hole.\r
1147 Setting variable MTRR 0, base:    0MB, range: 8192MB, type WB\r
1148 ADDRESS_MASK_HIGH=0xffff\r
1149 Setting variable MTRR 1, base: 8192MB, range:  512MB, type WB\r
1150 ADDRESS_MASK_HIGH=0xffff\r
1151 Setting variable MTRR 2, base: 8704MB, range:  256MB, type WB\r
1152 ADDRESS_MASK_HIGH=0xffff\r
1153 Setting variable MTRR 3, base: 3072MB, range: 1024MB, type UC\r
1154 ADDRESS_MASK_HIGH=0xffff\r
1155 DONE variable MTRRs\r
1156 Clear out the extra MTRR's\r
1157 call enable_var_mtrr()\r
1158 Leave x86_setup_var_mtrrs\r
1159 POST: 0x6a\r
1160 \r
1161 MTRR check\r
1162 Fixed MTRRs   : Enabled\r
1163 Variable MTRRs: Enabled\r
1164 \r
1165 POST: 0x93\r
1166 Setting up local apic... apic_id: 0x04 done.\r
1167 POST: 0x9b\r
1168 CPU model: AMD Processor model unknown\r
1169 siblings = 05, CPU #4 initialized\r
1170 Asserting INIT.\r
1171 Waiting for send to finish...\r
1172 +Deasserting INIT.\r
1173 Waiting for send to finish...\r
1174 +#startup loops: 1.\r
1175 Sending STARTUP #1 to 5.\r
1176 After apic_write.\r
1177 Startup point 1.\r
1178 Waiting for send to finish...\r
1179 +After Startup.\r
1180 Initializing CPU #5\r
1181 Waiting for 1 CPUS to stop\r
1182 CPU: vendor AMD device 100fa0\r
1183 CPU: family 10, model 0a, stepping 00\r
1184 nodeid = 00, coreid = 05\r
1185 POST: 0x60\r
1186 Enabling cache\r
1187 \r
1188 Setting fixed MTRRs(0-88) type: UC\r
1189 Setting fixed MTRRs(0-16) Type: WB, RdMEM, WrMEM\r
1190 Setting fixed MTRRs(24-88) Type: WB, RdMEM, WrMEM\r
1191 DONE fixed MTRRs\r
1192 Warning: Can't set up MTRR hole for UMA due to pre-existing MTRR hole.\r
1193 Setting variable MTRR 0, base:    0MB, range: 8192MB, type WB\r
1194 ADDRESS_MASK_HIGH=0xffff\r
1195 Setting variable MTRR 1, base: 8192MB, range:  512MB, type WB\r
1196 ADDRESS_MASK_HIGH=0xffff\r
1197 Setting variable MTRR 2, base: 8704MB, range:  256MB, type WB\r
1198 ADDRESS_MASK_HIGH=0xffff\r
1199 Setting variable MTRR 3, base: 3072MB, range: 1024MB, type UC\r
1200 ADDRESS_MASK_HIGH=0xffff\r
1201 DONE variable MTRRs\r
1202 Clear out the extra MTRR's\r
1203 call enable_var_mtrr()\r
1204 Leave x86_setup_var_mtrrs\r
1205 POST: 0x6a\r
1206 \r
1207 MTRR check\r
1208 Fixed MTRRs   : Enabled\r
1209 Variable MTRRs: Enabled\r
1210 \r
1211 POST: 0x93\r
1212 Setting up local apic... apic_id: 0x05 done.\r
1213 POST: 0x9b\r
1214 CPU model: AMD Processor model unknown\r
1215 siblings = 05, CPU #5 initialized\r
1216 All AP CPUs stopped\r
1217 SB900 - Early.c - sb_After_Pci_Init - Start.\r
1218 SB900 - Cfg.c - sb900_cimx_config - Start.\r
1219 SB900 - Cfg.c - sb900_cimx_config - End.\r
1220 SB900 - Early.c - sb_After_Pci_Init - End.\r
1221 SB900 - Early.c - sb_Mid_Post_Init - Start.\r
1222 SB900 - Cfg.c - sb900_cimx_config - Start.\r
1223 SB900 - Cfg.c - sb900_cimx_config - End.\r
1224 SB900 - Early.c - sb_Mid_Post_Init - End.\r
1225 PCI: 00:18.0 init\r
1226 PCI: 00:18.1 init\r
1227 Searching for pci1022,1201.rom\r
1228 Check cmos_layout.bin\r
1229 Check fallback/romstage\r
1230 Check fallback/coreboot_ram\r
1231 Check fallback/payload\r
1232 Check config\r
1233 Check \r
1234 Could not find file 'pci1022,1201.rom'.\r
1235 PCI: 00:18.2 init\r
1236 Searching for pci1022,1202.rom\r
1237 Check cmos_layout.bin\r
1238 Check fallback/romstage\r
1239 Check fallback/coreboot_ram\r
1240 Check fallback/payload\r
1241 Check config\r
1242 Check \r
1243 Could not find file 'pci1022,1202.rom'.\r
1244 PCI: 00:18.3 init\r
1245 NB: Function 3 Misc Control.. done.\r
1246 PCI: 00:18.4 init\r
1247 Searching for pci1022,1204.rom\r
1248 Check cmos_layout.bin\r
1249 Check fallback/romstage\r
1250 Check fallback/coreboot_ram\r
1251 Check fallback/payload\r
1252 Check config\r
1253 Check \r
1254 Could not find file 'pci1022,1204.rom'.\r
1255 PCI: 00:00.0 init\r
1256 Searching for pci1002,5a14.rom\r
1257 Check cmos_layout.bin\r
1258 Check fallback/romstage\r
1259 Check fallback/coreboot_ram\r
1260 Check fallback/payload\r
1261 Check config\r
1262 Check \r
1263 Could not find file 'pci1002,5a14.rom'.\r
1264 Devices initialized\r
1265 Show all devs...After init.\r
1266 Root Device: enabled 1\r
1267 APIC_CLUSTER: 0: enabled 1\r
1268 APIC: 00: enabled 1\r
1269 PCI_DOMAIN: 0000: enabled 1\r
1270 PCI: 00:18.0: enabled 1\r
1271 PCI: 00:00.0: enabled 1\r
1272 PCI: 00:02.0: enabled 1\r
1273 PCI: 00:03.0: enabled 0\r
1274 PCI: 00:04.0: enabled 1\r
1275 PCI: 00:05.0: enabled 0\r
1276 PCI: 00:06.0: enabled 0\r
1277 PCI: 00:07.0: enabled 0\r
1278 PCI: 00:08.0: enabled 0\r
1279 PCI: 00:09.0: enabled 1\r
1280 PCI: 00:0a.0: enabled 1\r
1281 PCI: 00:11.0: enabled 1\r
1282 PCI: 00:12.0: enabled 1\r
1283 PCI: 00:12.2: enabled 1\r
1284 PCI: 00:13.0: enabled 1\r
1285 PCI: 00:13.2: enabled 1\r
1286 PCI: 00:14.0: enabled 1\r
1287 I2C: 00:50: enabled 1\r
1288 I2C: 00:51: enabled 1\r
1289 I2C: 00:52: enabled 1\r
1290 I2C: 00:53: enabled 1\r
1291 PCI: 00:14.1: enabled 1\r
1292 PCI: 00:14.2: enabled 1\r
1293 PCI: 00:14.3: enabled 1\r
1294 PNP: 002e.0: enabled 0\r
1295 PNP: 002e.1: enabled 0\r
1296 PNP: 002e.2: enabled 1\r
1297 PNP: 002e.3: enabled 1\r
1298 PNP: 002e.5: enabled 1\r
1299 PNP: 002e.6: enabled 0\r
1300 PNP: 002e.7: enabled 0\r
1301 PNP: 002e.8: enabled 0\r
1302 PNP: 002e.9: enabled 0\r
1303 PNP: 002e.a: enabled 0\r
1304 PNP: 002e.b: enabled 1\r
1305 PCI: 00:14.4: enabled 0\r
1306 PCI: 00:14.5: enabled 1\r
1307 PCI: 00:14.6: enabled 0\r
1308 PCI: 00:15.0: enabled 1\r
1309 PCI: 00:15.1: enabled 1\r
1310 PCI: 00:15.2: enabled 1\r
1311 PCI: 00:15.3: enabled 1\r
1312 PCI: 00:16.0: enabled 1\r
1313 PCI: 00:16.2: enabled 1\r
1314 PCI: 00:18.1: enabled 1\r
1315 PCI: 00:18.2: enabled 1\r
1316 PCI: 00:18.3: enabled 1\r
1317 PCI: 00:18.4: enabled 1\r
1318 APIC: 01: enabled 1\r
1319 APIC: 02: enabled 1\r
1320 APIC: 03: enabled 1\r
1321 APIC: 04: enabled 1\r
1322 APIC: 05: enabled 1\r
1323 POST: 0x89\r
1324 Initializing CBMEM area to 0xafff0000 (65536 bytes)\r
1325 Adding CBMEM entry as no. 1\r
1326 Moving GDT to afff0200...ok\r
1327 High Tables Base is afff0000.\r
1328 POST: 0x9a\r
1329 SB900 - Early.c - sb_Late_Post - Start.\r
1330 SB900 - Cfg.c - sb900_cimx_config - Start.\r
1331 SB900 - Cfg.c - sb900_cimx_config - End.\r
1332 SB900 - Early.c - sb_Late_Post - End.\r
1333 Writing IRQ routing tables to 0xf0000...write_pirq_routing_table done.\r
1334 Adding CBMEM entry as no. 2\r
1335 Writing IRQ routing tables to 0xafff0400...write_pirq_routing_table done.\r
1336 PIRQ table: 48 bytes.\r
1337 POST: 0x9b\r
1338 Wrote the mp table end at: 000f0410 - 000f0554\r
1339 Adding CBMEM entry as no. 3\r
1340 Wrote the mp table end at: afff1410 - afff1554\r
1341 MP table: 340 bytes.\r
1342 POST: 0x9c\r
1343 Adding CBMEM entry as no. 4\r
1344 ACPI: Writing ACPI tables at afff2400...\r
1345 ACPI:    * HPET at afff24c8\r
1346 ACPI: added table 1/32, length now 40\r
1347 ACPI:    * MADT at afff2500\r
1348 ACPI: added table 2/32, length now 44\r
1349 ACPI:    * SRAT at afff2580\r
1350 SRAT: lapic cpu_index=00, node_id=00, apic_id=00\r
1351 SRAT: lapic cpu_index=01, node_id=00, apic_id=01\r
1352 SRAT: lapic cpu_index=02, node_id=00, apic_id=02\r
1353 SRAT: lapic cpu_index=03, node_id=00, apic_id=03\r
1354 SRAT: lapic cpu_index=04, node_id=00, apic_id=04\r
1355 SRAT: lapic cpu_index=05, node_id=00, apic_id=05\r
1356 set_srat_mem: dev PCI_DOMAIN: 0000, res->index=0010 startk=00000000, sizek=00000280\r
1357 set_srat_mem: dev PCI_DOMAIN: 0000, res->index=0020 startk=00000300, sizek=002ffd00\r
1358 set_srat_mem: dev PCI_DOMAIN: 0000, res->index=0030 startk=00400000, sizek=004c0000\r
1359 ACPI: added table 3/32, length now 48\r
1360 ACPI:   * SLIT at afff2688\r
1361 ACPI: added table 4/32, length now 52\r
1362 ACPI:    * SSDT at afff26c0\r
1363 ACPI: added table 5/32, length now 56\r
1364 ACPI:    * SSDT for PState at afff2cf5\r
1365 ACPI:    * DSDT at afff2cf8\r
1366 ACPI:    * DSDT @ afff2cf8 Length 288b\r
1367 ACPI:   * FACS at afff5588\r
1368 ACPI:    * FADT at afff55c8\r
1369 ACPI_BLK_BASE: 0x0800\r
1370 ACPI: added table 6/32, length now 60\r
1371 ACPI: done.\r
1372 ACPI tables: 12988 bytes.\r
1373 Adding CBMEM entry as no. 5\r
1374 smbios_write_tables: afffd800\r
1375 Root Device (ASUS M5A99X-EVO Mainboard)\r
1376 APIC_CLUSTER: 0 (AMD FAM10 Root Complex)\r
1377 APIC: 00 (socket AM3)\r
1378 PCI_DOMAIN: 0000 (AMD FAM10 Root Complex)\r
1379 PCI: 00:18.0 (AMD FAM10 Northbridge)\r
1380 PCI: 00:00.0 (ATI RS780)\r
1381 PCI: 00:02.0 (ATI RS780)\r
1382 PCI: 00:03.0 (ATI RS780)\r
1383 PCI: 00:04.0 (ATI RS780)\r
1384 PCI: 00:05.0 (ATI RS780)\r
1385 PCI: 00:06.0 (ATI RS780)\r
1386 PCI: 00:07.0 (ATI RS780)\r
1387 PCI: 00:08.0 (ATI RS780)\r
1388 PCI: 00:09.0 (ATI RS780)\r
1389 PCI: 00:0a.0 (ATI RS780)\r
1390 PCI: 00:11.0 (ATI SB900)\r
1391 PCI: 00:12.0 (ATI SB900)\r
1392 PCI: 00:12.2 (ATI SB900)\r
1393 PCI: 00:13.0 (ATI SB900)\r
1394 PCI: 00:13.2 (ATI SB900)\r
1395 PCI: 00:14.0 (ATI SB900)\r
1396 I2C: 00:50 ()\r
1397 I2C: 00:51 ()\r
1398 I2C: 00:52 ()\r
1399 I2C: 00:53 ()\r
1400 PCI: 00:14.1 (ATI SB900)\r
1401 PCI: 00:14.2 (ATI SB900)\r
1402 PCI: 00:14.3 (ATI SB900)\r
1403 PNP: 002e.0 (ITE IT8721F Super I/O)\r
1404 PNP: 002e.1 (ITE IT8721F Super I/O)\r
1405 PNP: 002e.2 (ITE IT8721F Super I/O)\r
1406 PNP: 002e.3 (ITE IT8721F Super I/O)\r
1407 PNP: 002e.5 (ITE IT8721F Super I/O)\r
1408 PNP: 002e.6 (ITE IT8721F Super I/O)\r
1409 PNP: 002e.7 (ITE IT8721F Super I/O)\r
1410 PNP: 002e.8 (ITE IT8721F Super I/O)\r
1411 PNP: 002e.9 (ITE IT8721F Super I/O)\r
1412 PNP: 002e.a (ITE IT8721F Super I/O)\r
1413 PNP: 002e.b (ITE IT8721F Super I/O)\r
1414 PCI: 00:14.4 (ATI SB900)\r
1415 PCI: 00:14.5 (ATI SB900)\r
1416 PCI: 00:14.6 (ATI SB900)\r
1417 PCI: 00:15.0 (ATI SB900)\r
1418 PCI: 00:15.1 (ATI SB900)\r
1419 PCI: 00:15.2 (ATI SB900)\r
1420 PCI: 00:15.3 (ATI SB900)\r
1421 PCI: 00:16.0 (ATI SB900)\r
1422 PCI: 00:16.2 (ATI SB900)\r
1423 PCI: 00:18.1 (AMD FAM10 Northbridge)\r
1424 PCI: 00:18.2 (AMD FAM10 Northbridge)\r
1425 PCI: 00:18.3 (AMD FAM10 Northbridge)\r
1426 PCI: 00:18.4 (AMD FAM10 Northbridge)\r
1427 APIC: 01 ()\r
1428 APIC: 02 ()\r
1429 APIC: 03 ()\r
1430 APIC: 04 ()\r
1431 APIC: 05 ()\r
1432 SMBIOS tables: 275 bytes.\r
1433 POST: 0x9d\r
1434 Adding CBMEM entry as no. 6\r
1435 Writing high table forward entry at 0x00000500\r
1436 Wrote coreboot table at: 00000500 - 00000518  checksum 6fde\r
1437 New low_table_end: 0x00000518\r
1438 Now going to write high coreboot table at 0xafffe000\r
1439 rom_table_end = 0xafffe000\r
1440 Adjust low_table_end from 0x00000518 to 0x00001000 \r
1441 Adjust rom_table_end from 0xafffe000 to 0xb0000000 \r
1442 Adding high table area\r
1443 uma_memory_start=0xb0000000, uma_memory_size=0x10000000 \r
1444 coreboot memory table:\r
1445  0. 0000000000000000-0000000000000fff: CONFIGURATION TABLES\r
1446  1. 0000000000001000-000000000009ffff: RAM\r
1447  2. 00000000000c0000-00000000affeffff: RAM\r
1448  3. 00000000afff0000-00000000afffffff: CONFIGURATION TABLES\r
1449  4. 00000000b0000000-00000000bfffffff: RESERVED\r
1450  5. 00000000e0000000-00000000efffffff: RESERVED\r
1451  6. 0000000100000000-000000022fffffff: RAM\r
1452 Wrote coreboot table at: afffe000 - afffe1f8  checksum a615\r
1453 coreboot table: 504 bytes.\r
1454 POST: 0x9e\r
1455 POST: 0x9d\r
1456 Multiboot Information structure has been written.\r
1457  0. FREE SPACE b0000000 00000000\r
1458  1. GDT        afff0200 00000200\r
1459  2. IRQ TABLE  afff0400 00001000\r
1460  3. SMP TABLE  afff1400 00001000\r
1461  4. ACPI       afff2400 0000b400\r
1462  5. SMBIOS     afffd800 00000800\r
1463  6. COREBOOT   afffe000 00002000\r
1464 Searching for fallback/payload\r
1465 Check cmos_layout.bin\r
1466 Check fallback/romstage\r
1467 Check fallback/coreboot_ram\r
1468 Check fallback/payload\r
1469 Got a payload\r
1470 Loading segment from rom address 0xffc35378\r
1471   data (compression=1)\r
1472   New segment dstaddr 0xe7e04 memsize 0x181fc srcaddr 0xffc353b0 filesize 0xc201\r
1473   (cleaned up) New segment addr 0xe7e04 size 0x181fc offset 0xffc353b0 filesize 0xc201\r
1474 Loading segment from rom address 0xffc35394\r
1475   Entry Point 0x00000000\r
1476 Loading Segment: addr: 0x00000000000e7e04 memsz: 0x00000000000181fc filesz: 0x000000000000c201\r
1477 lb: [0x0000000000200000, 0x0000000000338000)\r
1478 Post relocation: addr: 0x00000000000e7e04 memsz: 0x00000000000181fc filesz: 0x000000000000c201\r
1479 using LZMA\r
1480 [ 0x000e7e04, 00100000, 0x00100000) <- ffc353b0\r
1481 dest 000e7e04, end 00100000, bouncebuffer afd80000\r
1482 Loaded segments\r
1483 Jumping to boot code at fc8c0\r
1484 POST: 0xf8\r
1485 entry    = 0x000fc8c0\r
1486 lb_start = 0x00200000\r
1487 lb_size  = 0x00138000\r
1488 adjust   = 0xafcb8000\r
1489 buffer   = 0xafd80000\r
1490      elf_boot_notes = 0x002350a0\r
1491 adjusted_boot_notes = 0xafeed0a0\r
1492 Start bios (version 1.6.3-20120203_035348-oldx86)\r
1493 Found mainboard ASUS M5A99X-EVO\r
1494 Found CBFS header at 0xfffffca0\r
1495 Ram Size=0xafff0000 (0x0000000130000000 high)\r
1496 Relocating init from 0x000e8450 to 0xaffd57a0 (size 42812)\r
1497 CPU Mhz=800\r