printk_foo -> printk(BIOS_FOO, ...)
[coreboot.git] / src / northbridge / amd / amdk8 / raminit_f.c
index 37398a8d238d88973a7d3325df50513ba234544d..c38d1595ae2f1ae483b0954ca0fd25f8569bf741 100644 (file)
@@ -20,7 +20,6 @@
  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
 */
 
-#include <cpu/x86/mem.h>
 #include <cpu/x86/cache.h>
 #include <cpu/x86/mtrr.h>
 #include <cpu/x86/tsc.h>
 #define QRANK_DIMM_SUPPORT 0
 #endif
 
-#if CONFIG_USE_PRINTK_IN_CAR
-#else
-#error This file needs CONFIG_USE_PRINTK_IN_CAR
-#endif
-
-#define RAM_TIMING_DEBUG 0
-
-#if RAM_TIMING_DEBUG == 1
-#define printk_raminit printk_debug
+#if DEBUG_RAM_SETUP
+#define printk_raminit(fmt, arg...) printk(BIOS_DEBUG, fmt, arg)
 #else
 #define printk_raminit(fmt, arg...)
 #endif
 
 
-#if (CONFIG_LB_MEM_TOPK & (CONFIG_LB_MEM_TOPK -1)) != 0
-# error "CONFIG_LB_MEM_TOPK must be a power of 2"
+#if (CONFIG_RAMTOP & (CONFIG_RAMTOP -1)) != 0
+# error "CONFIG_RAMTOP must be a power of 2"
 #endif
 
 #include "amdk8_f_pci.c"
@@ -699,7 +691,7 @@ static void sdram_set_registers(const struct mem_controller *ctrl, struct sys_in
        }
        sysinfo->ctrl_present[ctrl->node_id] = 1;
 
-       printk_spew("setting up CPU %02x northbridge registers\n", ctrl->node_id);
+       printk(BIOS_SPEW, "setting up CPU %02x northbridge registers\n", ctrl->node_id);
        max = ARRAY_SIZE(register_values);
        for (i = 0; i < max; i += 3) {
                device_t dev;
@@ -712,7 +704,7 @@ static void sdram_set_registers(const struct mem_controller *ctrl, struct sys_in
                reg |= register_values[i+2];
                pci_write_config32(dev, where, reg);
        }
-       printk_spew("done.\n");
+       printk(BIOS_SPEW, "done.\n");
 }
 
 static int is_dual_channel(const struct mem_controller *ctrl)
@@ -809,7 +801,7 @@ static void spd_get_dimm_size(unsigned device, struct dimm_size *sz)
        if (value <=4 ) value += 8; // add back to 1G to high
        value += (27-5); // make 128MB to the real lines
        if ( value != (sz->per_rank)) {
-               printk_err("Bad RANK Size --\n");
+               printk(BIOS_ERR, "Bad RANK Size --\n");
                goto val_err;
        }
 
@@ -882,11 +874,11 @@ static void set_dimm_size(const struct mem_controller *ctrl,
        if (base0) {
                uint32_t dword;
                uint32_t ClkDis0;
-#if CPU_SOCKET_TYPE == 0x10 /* L1 */
+#if CONFIG_CPU_SOCKET_TYPE == 0x10 /* L1 */
                ClkDis0 = DTL_MemClkDis0;
-#elif CPU_SOCKET_TYPE == 0x11 /* AM2 */
+#elif CONFIG_CPU_SOCKET_TYPE == 0x11 /* AM2 */
                ClkDis0 = DTL_MemClkDis0_AM2;
-#elif CPU_SOCKET_TYPE == 0x12  /* S1G1 */
+#elif CONFIG_CPU_SOCKET_TYPE == 0x12   /* S1G1 */
                ClkDis0 = DTL_MemClkDis0_S1g1;
 #endif
 
@@ -1049,7 +1041,7 @@ static void set_top_mem(unsigned tom_k, unsigned hole_startk)
        }
 
        /* Report the amount of memory. */
-       printk_debug("RAM end at 0x%08x kB\n", tom_k);
+       printk(BIOS_DEBUG, "RAM end at 0x%08x kB\n", tom_k);
 
        /* Now set top of memory */
        msr_t msr;
@@ -1066,7 +1058,7 @@ static void set_top_mem(unsigned tom_k, unsigned hole_startk)
         * so I can see my rom chip and other I/O devices.
         */
        if (tom_k >= 0x003f0000) {
-#if HW_MEM_HOLE_SIZEK != 0
+#if CONFIG_HW_MEM_HOLE_SIZEK != 0
                if (hole_startk != 0) {
                        tom_k = hole_startk;
                } else
@@ -1183,7 +1175,7 @@ static unsigned long interleave_chip_selects(const struct mem_controller *ctrl,
                csbase += csbase_inc;
        }
 
-       printk_debug("Interleaved\n");
+       printk(BIOS_DEBUG, "Interleaved\n");
 
        /* Return the memory size in K */
        return common_size << ((27-10) + bits);
@@ -1258,7 +1250,7 @@ static unsigned long order_chip_selects(const struct mem_controller *ctrl)
        return (tom & ~0xff000000) << (27-10);
 }
 
-unsigned long memory_end_k(const struct mem_controller *ctrl, int max_node_id)
+static unsigned long memory_end_k(const struct mem_controller *ctrl, int max_node_id)
 {
        unsigned node_id;
        unsigned end_k;
@@ -1287,7 +1279,7 @@ static void order_dimms(const struct mem_controller *ctrl,
            CMOS_VLEN_interleave_chip_selects, 1) != 0) {
                tom_k = interleave_chip_selects(ctrl, meminfo->is_Width128);
        } else {
-               printk_debug("Interleaving disabled\n");
+               printk(BIOS_DEBUG, "Interleaving disabled\n");
                tom_k = 0;
        }
 
@@ -1305,7 +1297,7 @@ static void order_dimms(const struct mem_controller *ctrl,
 static long disable_dimm(const struct mem_controller *ctrl, unsigned index,
                          struct mem_info *meminfo)
 {
-       printk_debug("disabling dimm %02x\n", index);
+       printk(BIOS_DEBUG, "disabling dimm %02x\n", index);
        if (!(meminfo->dimm_mask & 0x0F) && (meminfo->dimm_mask & 0xF0)) { /* channelB only? */
                pci_write_config32(ctrl->f2, DRAM_CSBASE + (((index << 1) + 4) << 2), 0);
                pci_write_config32(ctrl->f2, DRAM_CSBASE + (((index << 1) + 5) << 2), 0);
@@ -1378,9 +1370,9 @@ static long spd_handle_unbuffered_dimms(const struct mem_controller *ctrl,
        pci_write_config32(ctrl->f2, DRAM_CONFIG_LOW, dcl);
 
        if (meminfo->is_registered) {
-               printk_spew("Registered\n");
+               printk(BIOS_SPEW, "Registered\n");
        } else {
-               printk_spew("Unbuffered\n");
+               printk(BIOS_SPEW, "Unbuffered\n");
        }
        return meminfo->dimm_mask;
 }
@@ -1452,7 +1444,7 @@ static long spd_enable_2channels(const struct mem_controller *ctrl, struct mem_i
        u8 common_cl;
 
 /* S1G1 and AM2 sockets are Mod64BitMux capable. */
-#if CPU_SOCKET_TYPE == 0x11 || CPU_SOCKET_TYPE == 0x12
+#if CONFIG_CPU_SOCKET_TYPE == 0x11 || CONFIG_CPU_SOCKET_TYPE == 0x12
        u8 mux_cap = 1;
 #else
        u8 mux_cap = 0;
@@ -1481,7 +1473,7 @@ static long spd_enable_2channels(const struct mem_controller *ctrl, struct mem_i
                /* Abort if the chips don't support a common CAS latency. */
                common_cl = spd_read_byte(device0, 18) & spd_read_byte(device1, 18);
                if (!common_cl) {
-                       printk_debug("No common CAS latency supported\n");
+                       printk(BIOS_DEBUG, "No common CAS latency supported\n");
                        goto single_channel;
                } else {
                        printk_raminit("Common CAS latency bitfield: 0x%02x\n", common_cl);
@@ -1503,7 +1495,7 @@ static long spd_enable_2channels(const struct mem_controller *ctrl, struct mem_i
                        }
                }
        }
-       printk_spew("Enabling dual channel memory\n");
+       printk(BIOS_SPEW, "Enabling dual channel memory\n");
        dcl = pci_read_config32(ctrl->f2, DRAM_CONFIG_LOW);
        dcl &= ~DCL_BurstLength32;  /*  32byte mode may be preferred in platforms that include graphics controllers that generate a lot of 32-bytes system memory accesses
                                        32byte mode is not supported when the DRAM interface is 128 bits wides, even 32byte mode is set, system still use 64 byte mode  */
@@ -1522,7 +1514,7 @@ static long spd_enable_2channels(const struct mem_controller *ctrl, struct mem_i
                if (((meminfo->dimm_mask >> DIMM_SOCKETS) & ((1 << DIMM_SOCKETS) - 1))) {
                        /* mux capable and single dimm in channelB */
                        if (mux_cap) {
-                               printk_spew("Enable 64MuxMode & BurstLength32\n");
+                               printk(BIOS_SPEW, "Enable 64MuxMode & BurstLength32\n");
                                dcm = pci_read_config32(ctrl->f2, DRAM_CTRL_MISC);
                                dcm |= DCM_Mode64BitMux;
                                pci_write_config32(ctrl->f2, DRAM_CTRL_MISC, dcm);
@@ -1537,7 +1529,7 @@ static long spd_enable_2channels(const struct mem_controller *ctrl, struct mem_i
        } else { /* unmatched dual dimms ? */
                /* unmatched dual dimms not supported by meminit code. Use single channelA dimm. */
                meminfo->dimm_mask &= ~((1 << (DIMM_SOCKETS * 2)) - (1 << DIMM_SOCKETS));
-               printk_spew("Unmatched dual dimms. Use single channelA dimm.\n");
+               printk(BIOS_SPEW, "Unmatched dual dimms. Use single channelA dimm.\n");
        }
        return meminfo->dimm_mask;
 }
@@ -1618,7 +1610,7 @@ static const struct mem_param *get_mem_param(unsigned min_cycle_time)
        if (!param->cycle_time) {
                die("min_cycle_time to low");
        }
-       printk_spew("%s\n", param->name);
+       printk(BIOS_SPEW, "%s\n", param->name);
        return param;
 }
 
@@ -1859,7 +1851,7 @@ static struct spd_set_memclk_result spd_set_memclk(const struct mem_controller *
                int latencies;
                int latency;
                int index;
-               int value;
+               int val;
                u32 spd_device = ctrl->channel0[i];
 
                if (!(meminfo->dimm_mask & (1 << i))) {
@@ -1893,14 +1885,14 @@ static struct spd_set_memclk_result spd_set_memclk(const struct mem_controller *
                }
 
                /* Read the min_cycle_time for this latency */
-               value = spd_read_byte(spd_device, latency_indicies[index]);
-               if (value < 0) goto hw_error;
+               val = spd_read_byte(spd_device, latency_indicies[index]);
+               if (val < 0) goto hw_error;
 
-               value = convert_to_linear(value);
+               val = convert_to_linear(val);
                /* All is good if the selected clock speed
                 * is what I need or slower.
                 */
-               if (value <= min_cycle_time) {
+               if (val <= min_cycle_time) {
                        continue;
                }
                /* Otherwise I have an error, disable the dimm */
@@ -1920,7 +1912,7 @@ static struct spd_set_memclk_result spd_set_memclk(const struct mem_controller *
        value |= result.param->dch_memclk << DCH_MemClkFreq_SHIFT;
        pci_write_config32(ctrl->f2, DRAM_CONFIG_HIGH, value);
 
-       printk_debug("%s\n", result.param->name);
+       printk(BIOS_DEBUG, "%s\n", result.param->name);
 
        /* Update DRAM Timing Low with our selected cas latency */
        value = pci_read_config32(ctrl->f2, DRAM_TIMING_LOW);
@@ -1968,7 +1960,7 @@ int get_dimm_Trc_clocks(u32 spd_device, const struct mem_param *param)
 
        if (clocks < DTL_TRC_MIN) {
 #warning We should die here or at least disable this bank.
-               printk_notice("update_dimm_Trc: can't refresh fast enough, "
+               printk(BIOS_NOTICE, "update_dimm_Trc: can't refresh fast enough, "
                        "want %i clocks, can %i clocks\n", clocks, DTL_TRC_MIN);
                clocks = DTL_TRC_MIN;
        }
@@ -2065,7 +2057,7 @@ static int update_dimm_TT_1_4(const struct mem_controller *ctrl, const struct me
        }
        
        if (clocks > TT_MAX) {
-               printk_info("warning spd byte : %x = %x > TT_MAX: %x, setting TT_MAX", SPD_TT, value, TT_MAX);
+               printk(BIOS_INFO, "warning spd byte : %x = %x > TT_MAX: %x, setting TT_MAX", SPD_TT, value, TT_MAX);
                clocks = TT_MAX;
        }
 
@@ -2341,7 +2333,7 @@ static void set_DramTerm(const struct mem_controller *ctrl,
        }
 
 
-#if DIMM_SUPPORT == 0x0204
+#if CONFIG_DIMM_SUPPORT == 0x0204
        odt = 0x2;              /* 150 ohms */
 #endif
 
@@ -2380,7 +2372,7 @@ static void set_ecc(const struct mem_controller *ctrl,
                if (!(meminfo->dimm_mask & (1 << i))) {
                        if (meminfo->dimm_mask & (1 << (DIMM_SOCKETS + i))) { /* channelB only? */
                                spd_device = ctrl->channel1[i];
-                               printk_debug("set_ecc spd_device: 0x%x\n", spd_device);
+                               printk(BIOS_DEBUG, "set_ecc spd_device: 0x%x\n", spd_device);
                        } else {
                                continue;
                        }
@@ -2413,7 +2405,7 @@ static void set_TT(const struct mem_controller *ctrl,
        uint32_t reg;
 
        if ((val < TT_MIN) || (val > TT_MAX)) {
-               printk_err(str);
+               printk(BIOS_ERR, str);
                die(" Unknown\n");
        }
 
@@ -2508,11 +2500,13 @@ static void set_misc_timing(const struct mem_controller *ctrl, struct mem_info *
 {
        uint32_t dword;
        uint32_t dwordx;
+#if (CONFIG_DIMM_SUPPORT & 0x0100)==0x0000 /* 2T mode only used for unbuffered DIMM */
        unsigned SlowAccessMode = 0;
+#endif
 
        long dimm_mask = meminfo->dimm_mask & 0x0f;
 
-#if DIMM_SUPPORT==0x0104   /* DDR2 and REG */
+#if CONFIG_DIMM_SUPPORT==0x0104   /* DDR2 and REG */
        /* for REG DIMM */
        dword = 0x00111222;
        dwordx = 0x002f0000;
@@ -2536,7 +2530,7 @@ static void set_misc_timing(const struct mem_controller *ctrl, struct mem_info *
 
 #endif
 
-#if DIMM_SUPPORT==0x0204       /* DDR2 and SO-DIMM, S1G1 */
+#if CONFIG_DIMM_SUPPORT==0x0204        /* DDR2 and SO-DIMM, S1G1 */
        dword = 0x00111222;
        dwordx = 0x002F2F00;
 
@@ -2576,7 +2570,7 @@ static void set_misc_timing(const struct mem_controller *ctrl, struct mem_info *
        }
 #endif
 
-#if DIMM_SUPPORT==0x0004  /* DDR2 and unbuffered */
+#if CONFIG_DIMM_SUPPORT==0x0004  /* DDR2 and unbuffered */
        /* for UNBUF DIMM */
        dword = 0x00111222;
        dwordx = 0x002f2f00;
@@ -2658,7 +2652,7 @@ static void set_misc_timing(const struct mem_controller *ctrl, struct mem_info *
        printk_raminit("\tAddr Timing= %08x\n", dwordx);
 #endif
 
-#if (DIMM_SUPPORT & 0x0100)==0x0000 /* 2T mode only used for unbuffered DIMM */
+#if (CONFIG_DIMM_SUPPORT & 0x0100)==0x0000 /* 2T mode only used for unbuffered DIMM */
        if (SlowAccessMode) {
                set_SlowAccessMode(ctrl);
        }
@@ -2689,7 +2683,7 @@ static void set_misc_timing(const struct mem_controller *ctrl, struct mem_info *
 static void set_RDqsEn(const struct mem_controller *ctrl,
                        const struct mem_param *param, struct mem_info *meminfo)
 {
-#if CPU_SOCKET_TYPE==0x10
+#if CONFIG_CPU_SOCKET_TYPE==0x10
        //only need to set for reg and x8
        uint32_t dch;
 
@@ -2771,7 +2765,7 @@ static long spd_set_dram_timing(const struct mem_controller *ctrl,
 
                continue;
        dimm_err:
-               printk_debug("spd_set_dram_timing dimm_err!\n");
+               printk(BIOS_DEBUG, "spd_set_dram_timing dimm_err!\n");
                if (rc < 0) {
                        return -1;
                }
@@ -2821,7 +2815,7 @@ static void sdram_set_spd_registers(const struct mem_controller *ctrl,
 #endif
        meminfo = &sysinfo->meminfo[ctrl->node_id];
 
-       printk_debug("sdram_set_spd_registers: paramx :%p\n", &paramx);
+       printk(BIOS_DEBUG, "sdram_set_spd_registers: paramx :%p\n", &paramx);
 
        activate_spd_rom(ctrl);
        meminfo->dimm_mask = spd_detect_dimms(ctrl);
@@ -2830,7 +2824,7 @@ static void sdram_set_spd_registers(const struct mem_controller *ctrl,
 
        if (!(meminfo->dimm_mask & ((1 << 2*DIMM_SOCKETS) - 1)))
        {
-               printk_debug("No memory for this cpu\n");
+               printk(BIOS_DEBUG, "No memory for this cpu\n");
                return;
        }
        meminfo->dimm_mask = spd_enable_2channels(ctrl, meminfo);
@@ -2880,7 +2874,7 @@ static void sdram_set_spd_registers(const struct mem_controller *ctrl,
 
 #include "raminit_f_dqs.c"
 
-#if HW_MEM_HOLE_SIZEK != 0
+#if CONFIG_HW_MEM_HOLE_SIZEK != 0
 static uint32_t hoist_memory(int controllers, const struct mem_controller *ctrl,unsigned hole_startk, int i)
 {
        int ii;
@@ -2941,10 +2935,10 @@ static void set_hw_mem_hole(int controllers, const struct mem_controller *ctrl)
        uint32_t hole_startk;
        int i;
 
-       hole_startk = 4*1024*1024 - HW_MEM_HOLE_SIZEK;
+       hole_startk = 4*1024*1024 - CONFIG_HW_MEM_HOLE_SIZEK;
 
        printk_raminit("Handling memory hole at 0x%08x (default)\n", hole_startk);
-#if HW_MEM_HOLE_SIZE_AUTO_INC == 1
+#if CONFIG_HW_MEM_HOLE_SIZE_AUTO_INC == 1
        /* We need to double check if the hole_startk is valid, if it is equal
           to basek, we need to decrease it some */
        uint32_t basek_pri;
@@ -3006,9 +3000,9 @@ static void sdram_enable(int controllers, const struct mem_controller *ctrl,
        /* FIXME: How about 32 node machine later? */
        tsc_t tsc, tsc0[8];
 
-       printk_debug("sdram_enable: tsc0[8]: %p", &tsc0[0]);
-#endif
+       printk(BIOS_DEBUG, "sdram_enable: tsc0[8]: %p", &tsc0[0]);
        uint32_t dword;
+#endif
 
        /* Error if I don't have memory */
        if (memory_end_k(ctrl, controllers) == 0) {
@@ -3017,7 +3011,7 @@ static void sdram_enable(int controllers, const struct mem_controller *ctrl,
 
        /* Before enabling memory start the memory clocks */
        for (i = 0; i < controllers; i++) {
-               uint32_t dtl, dch;
+               uint32_t dch;
                if (!sysinfo->ctrl_present[ i ])
                        continue;
                dch = pci_read_config32(ctrl[i].f2, DRAM_CONFIG_HIGH);
@@ -3040,9 +3034,9 @@ static void sdram_enable(int controllers, const struct mem_controller *ctrl,
 
        /* lets override the rest of the routine */
        if (suspend) {
-               printk_debug("Wakeup!\n");
+               printk(BIOS_DEBUG, "Wakeup!\n");
                exit_from_self(controllers, ctrl, sysinfo);
-               printk_debug("Mem running !\n");
+               printk(BIOS_DEBUG, "Mem running !\n");
                return;
        }
 
@@ -3060,7 +3054,7 @@ static void sdram_enable(int controllers, const struct mem_controller *ctrl,
                dcl = pci_read_config32(ctrl[i].f2, DRAM_CONFIG_LOW);
                if (dcl & DCL_DimmEccEn) {
                        uint32_t mnc;
-                       printk_spew("ECC enabled\n");
+                       printk(BIOS_SPEW, "ECC enabled\n");
                        mnc = pci_read_config32(ctrl[i].f3, MCA_NB_CONFIG);
                        mnc |= MNC_ECC_EN;
                        if (dcl & DCL_Width128) {
@@ -3083,36 +3077,29 @@ static void sdram_enable(int controllers, const struct mem_controller *ctrl,
                }
 #endif
 
-#if 0
-               /* Set the DqsRcvEnTrain bit */
-               dword = pci_read_config32(ctrl[i].f2, DRAM_CTRL);
-               dword |= DC_DqsRcvEnTrain;
-               pci_write_config32(ctrl[i].f2, DRAM_CTRL, dword);
-#endif
-
                pci_write_config32(ctrl[i].f2, DRAM_CONFIG_LOW, dcl);
                dcl |= DCL_InitDram;
                pci_write_config32(ctrl[i].f2, DRAM_CONFIG_LOW, dcl);
        }
 
        for (i = 0; i < controllers; i++) {
-               uint32_t dcl, dch, dcm;
+               uint32_t dcl, dcm;
                if (!sysinfo->ctrl_present[ i ])
                        continue;
                /* Skip everything if I don't have any memory on this controller */
                if (sysinfo->meminfo[i].dimm_mask==0x00) continue;
 
-               printk_debug("Initializing memory: ");
+               printk(BIOS_DEBUG, "Initializing memory: ");
                int loops = 0;
                do {
                        dcl = pci_read_config32(ctrl[i].f2, DRAM_CONFIG_LOW);
                        loops++;
                        if ((loops & 1023) == 0) {
-                               printk_debug(".");
+                               printk(BIOS_DEBUG, ".");
                        }
                } while(((dcl & DCL_InitDram) != 0) && (loops < TIMEOUT_LOOPS));
                if (loops >= TIMEOUT_LOOPS) {
-                       printk_debug(" failed\n");
+                       printk(BIOS_DEBUG, " failed\n");
                        continue;
                }
 
@@ -3140,10 +3127,10 @@ static void sdram_enable(int controllers, const struct mem_controller *ctrl,
                        print_debug_dqs_tsc("     dtsc0", i, tsc0[i].hi, tsc0[i].lo, 2);
                }
 #endif
-               printk_debug(" done\n");
+               printk(BIOS_DEBUG, " done\n");
        }
 
-#if HW_MEM_HOLE_SIZEK != 0
+#if CONFIG_HW_MEM_HOLE_SIZEK != 0
        /* init hw mem hole here */
        /* DramHoleValid bit only can be set after MemClrStatus is set by Hardware */
        set_hw_mem_hole(controllers, ctrl);
@@ -3175,7 +3162,7 @@ static void sdram_enable(int controllers, const struct mem_controller *ctrl,
        }
 
 
-#if MEM_TRAIN_SEQ ==  0
+#if CONFIG_MEM_TRAIN_SEQ ==  0
    #if K8_REV_F_SUPPORT_F0_F1_WORKAROUND == 1
        dqs_timing(controllers, ctrl, tsc0, sysinfo);
    #else
@@ -3183,7 +3170,7 @@ static void sdram_enable(int controllers, const struct mem_controller *ctrl,
    #endif
 #else
 
-#if MEM_TRAIN_SEQ == 2
+#if CONFIG_MEM_TRAIN_SEQ == 2
        /* need to enable mtrr, so dqs training could access the test address  */
        setup_mtrr_dqs(sysinfo->tom_k, sysinfo->tom2_k);
 #endif
@@ -3195,18 +3182,18 @@ static void sdram_enable(int controllers, const struct mem_controller *ctrl,
 
                dqs_timing(i, &ctrl[i], sysinfo, 1);
 
-#if MEM_TRAIN_SEQ == 1
+#if CONFIG_MEM_TRAIN_SEQ == 1
                break; // only train the first node with ram
 #endif
        }
 
-#if MEM_TRAIN_SEQ == 2
+#if CONFIG_MEM_TRAIN_SEQ == 2
        clear_mtrr_dqs(sysinfo->tom2_k);
 #endif
 
 #endif
 
-#if MEM_TRAIN_SEQ != 1
+#if CONFIG_MEM_TRAIN_SEQ != 1
        wait_all_core0_mem_trained(sysinfo);
 #endif