-- debounce fuer sys_res_n und btnA -- einfach die debounce entity vom example
- hernehmen
+- rs232/pc-kommunikation: RAM dumpen
+- fuer jede entity eine component definition machen und diese verwenden (in der
+ top-level entity und in den simulationen).
+ $ grep 'work.' *.vhd
+ sollte hilfreich sein.
-- rs232/pc-kommunikation: RAM dumpen
+== low prio ==
+- logic elements eliminieren
+== jakob/thomas fragen ==
+- sram warning @ quartus => duerfen wir ignorieren
-- alu postlayout noch an die neue alu anpassen (... wenn das projekt final is),
- dass ma eine postlayoutsim bei der abgabe zum herzeigen haben
+- coverage fuer abgabe noetig? => nein
+- bei -cover funktioniert 's' nicht, siehe http://pastebin.com/p8RwNk7j => keine
+ ahnung, wenns geht minimalbeispiel machen
-- scanner rewrite: nicht bei key-release sondern bei key-pressed
- o vorteil: man kann auf der taste drauf bleiben und man kann
- keine zahlen mehr mit den coursertasten eingeben
+- wie detailiert muessen die screenshots der simulationen sein? => man soll was
+ erkennen und erklaeren koennen dazu.
-== low prio ==
-- mehr testfaelle fuer alu/scanner/parser
-- parser refactor
-- logic elements eliminieren
+- warum ist auf seite 14 im foliensatz "VHDL_Architecture" "directly at
+ instantation" durchgestrichen? :/ (wird so ziemlich ueberall verwendet hier)
+ => deprecated und man soll mindestens component definitionen fuer alle module
+ machen
+
+- postlayout: geht im tilab nicht... reicht screenshot? => ja
+
+
+
+== FAQ =
+Q: wo sieht man f_max im quartus?
+A: in der project_gen.tcl die zeile
+ > set_global_assignment -name FMAX_REQUIREMENT "33.33 MHz" -section_id sys_clk
+ entfernen und danach das quartus projekt neu erstellen. danach sollte fmax im
+ timing report ersichtlich sein.