util/flashrom/chipset_enable.c

   1 /*
   2  * This file is part of the flashrom project.
   3  *
   4  * Copyright (C) 2000 Silicon Integrated System Corporation
   5  * Copyright (C) 2005-2007 coresystems GmbH <stepan@coresystems.de>
   6  * Copyright (C) 2006 Uwe Hermann <uwe@hermann-uwe.de>
   7  *
   8  * This program is free software; you can redistribute it and/or modify
   9  * it under the terms of the GNU General Public License as published by
  10  * the Free Software Foundation; version 2 of the License.
  11  *
  12  * This program is distributed in the hope that it will be useful,
  13  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  14  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  15  * GNU General Public License for more details.
  16  *
  17  * You should have received a copy of the GNU General Public License
  18  * along with this program; if not, write to the Free Software
  19  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  20  */
  21
  22 /*
  23  * Contains the chipset specific flash enables.
  24  */
  25
  26 #define _LARGEFILE64_SOURCE
  27
  28 #include <stdio.h>
  29 #include <pci/pci.h>
  30 #include <stdlib.h>
  31 #include <sys/types.h>
  32 #include <sys/stat.h>
  33 #include <sys/mman.h>
  34 #include <fcntl.h>
  35 #include <unistd.h>
  36 #include "flash.h"
  37
  38 unsigned long flashbase = 0;
  39
  40 /**
  41  * flashrom defaults to LPC flash devices. If a known SPI controller is found
  42  * and the SPI strappings are set, this will be overwritten by the probing code.
  43  *
  44  * Eventually, this will become an array when multiple flash support works.
  45  */
  46
  47 flashbus_t flashbus = BUS_TYPE_LPC;
  48 void *spibar = NULL;
  49
  50 extern int ichspi_lock;
  51
  52 static int enable_flash_ali_m1533(struct pci_dev *dev, const char *name)
  53 {
  54         uint8_t tmp;
  55
  56         /*
  57          * ROM Write enable, 0xFFFC0000-0xFFFDFFFF and
  58          * 0xFFFE0000-0xFFFFFFFF ROM select enable.
  59          */
  60         tmp = pci_read_byte(dev, 0x47);
  61         tmp |= 0x46;
  62         pci_write_byte(dev, 0x47, tmp);
  63
  64         return 0;
  65 }
  66
  67 static int enable_flash_sis630(struct pci_dev *dev, const char *name)
  68 {
  69         uint8_t b;
  70
  71         /* Enable 0xFFF8000~0xFFFF0000 decoding on SiS 540/630. */
  72         b = pci_read_byte(dev, 0x40);
  73         pci_write_byte(dev, 0x40, b | 0xb);
  74
  75         /* Flash write enable on SiS 540/630. */
  76         b = pci_read_byte(dev, 0x45);
  77         pci_write_byte(dev, 0x45, b | 0x40);
  78
  79         /* The same thing on SiS 950 Super I/O side... */
  80
  81         /* First probe for Super I/O on config port 0x2e. */
  82         OUTB(0x87, 0x2e);
  83         OUTB(0x01, 0x2e);
  84         OUTB(0x55, 0x2e);
  85         OUTB(0x55, 0x2e);
  86
  87         if (INB(0x2f) != 0x87) {
  88                 /* If that failed, try config port 0x4e. */
  89                 OUTB(0x87, 0x4e);
  90                 OUTB(0x01, 0x4e);
  91                 OUTB(0x55, 0x4e);
  92                 OUTB(0xaa, 0x4e);
  93                 if (INB(0x4f) != 0x87) {
  94                         printf("Can not access SiS 950\n");
  95                         return -1;
  96                 }
  97                 OUTB(0x24, 0x4e);
  98                 b = INB(0x4f) | 0xfc;
  99                 OUTB(0x24, 0x4e);
 100                 OUTB(b, 0x4f);
 101                 OUTB(0x02, 0x4e);
 102                 OUTB(0x02, 0x4f);
 103         }
 104
 105         OUTB(0x24, 0x2e);
 106         printf("2f is %#x\n", INB(0x2f));
 107         b = INB(0x2f) | 0xfc;
 108         OUTB(0x24, 0x2e);
 109         OUTB(b, 0x2f);
 110
 111         OUTB(0x02, 0x2e);
 112         OUTB(0x02, 0x2f);
 113
 114         return 0;
 115 }
 116
 117 /* Datasheet:
 118  *   - Name: 82371AB PCI-TO-ISA / IDE XCELERATOR (PIIX4)
 119  *   - URL: http://www.intel.com/design/intarch/datashts/290562.htm
 120  *   - PDF: http://www.intel.com/design/intarch/datashts/29056201.pdf
 121  *   - Order Number: 290562-001
 122  */
 123 static int enable_flash_piix4(struct pci_dev *dev, const char *name)
 124 {
 125         uint16_t old, new;
 126         uint16_t xbcs = 0x4e;   /* X-Bus Chip Select register. */
 127
 128         old = pci_read_word(dev, xbcs);
 129
 130         /* Set bit 9: 1-Meg Extended BIOS Enable (PCI master accesses to
 131          *            FFF00000-FFF7FFFF are forwarded to ISA).
 132          *            Note: This bit is reserved on PIIX/PIIX3/MPIIX.
 133          * Set bit 7: Extended BIOS Enable (PCI master accesses to
 134          *            FFF80000-FFFDFFFF are forwarded to ISA).
 135          * Set bit 6: Lower BIOS Enable (PCI master, or ISA master accesses to
 136          *            the lower 64-Kbyte BIOS block (E0000-EFFFF) at the top
 137          *            of 1 Mbyte, or the aliases at the top of 4 Gbyte
 138          *            (FFFE0000-FFFEFFFF) result in the generation of BIOSCS#.
 139          * Note: Accesses to FFFF0000-FFFFFFFF are always forwarded to ISA.
 140          * Set bit 2: BIOSCS# Write Enable (1=enable, 0=disable).
 141          */
 142         if (dev->device_id == 0x122e || dev->device_id == 0x7000
 143             || dev->device_id == 0x1234)
 144                 new = old | 0x00c4; /* PIIX/PIIX3/MPIIX: Bit 9 is reserved. */
 145         else
 146                 new = old | 0x02c4;
 147
 148         if (new == old)
 149                 return 0;
 150
 151         pci_write_word(dev, xbcs, new);
 152
 153         if (pci_read_word(dev, xbcs) != new) {
 154                 printf("tried to set 0x%x to 0x%x on %s failed (WARNING ONLY)\n", xbcs, new, name);
 155                 return -1;
 156         }
 157
 158         return 0;
 159 }
 160
 161 /*
 162  * See ie. page 375 of "Intel I/O Controller Hub 7 (ICH7) Family Datasheet"
 163  * http://download.intel.com/design/chipsets/datashts/30701303.pdf
 164  */
 165 static int enable_flash_ich(struct pci_dev *dev, const char *name,
 166                             int bios_cntl)
 167 {
 168         uint8_t old, new;
 169
 170         /*
 171          * Note: the ICH0-ICH5 BIOS_CNTL register is actually 16 bit wide, but
 172          * just treating it as 8 bit wide seems to work fine in practice.
 173          */
 174         old = pci_read_byte(dev, bios_cntl);
 175
 176         printf_debug("\nBIOS Lock Enable: %sabled, ",
 177                      (old & (1 << 1)) ? "en" : "dis");
 178         printf_debug("BIOS Write Enable: %sabled, ",
 179                      (old & (1 << 0)) ? "en" : "dis");
 180         printf_debug("BIOS_CNTL is 0x%x\n", old);
 181
 182         new = old | 1;
 183
 184         if (new == old)
 185                 return 0;
 186
 187         pci_write_byte(dev, bios_cntl, new);
 188
 189         if (pci_read_byte(dev, bios_cntl) != new) {
 190                 printf("tried to set 0x%x to 0x%x on %s failed (WARNING ONLY)\n", bios_cntl, new, name);
 191                 return -1;
 192         }
 193
 194         return 0;
 195 }
 196
 197 static int enable_flash_ich_4e(struct pci_dev *dev, const char *name)
 198 {
 199         return enable_flash_ich(dev, name, 0x4e);
 200 }
 201
 202 static int enable_flash_ich_dc(struct pci_dev *dev, const char *name)
 203 {
 204         return enable_flash_ich(dev, name, 0xdc);
 205 }
 206
 207 #define ICH_STRAP_RSVD 0x00
 208 #define ICH_STRAP_SPI  0x01
 209 #define ICH_STRAP_PCI  0x02
 210 #define ICH_STRAP_LPC  0x03
 211
 212 static int enable_flash_vt8237s_spi(struct pci_dev *dev, const char *name)
 213 {
 214         uint32_t mmio_base;
 215
 216         mmio_base = (pci_read_long(dev, 0xbc)) << 8;
 217         printf_debug("MMIO base at = 0x%x\n", mmio_base);
 218         spibar = mmap(NULL, 0x70, PROT_READ | PROT_WRITE, MAP_SHARED,
 219                       fd_mem, mmio_base);
 220
 221         if (spibar == MAP_FAILED) {
 222                 perror("Can't mmap memory using " MEM_DEV);
 223                 exit(1);
 224         }
 225
 226         printf_debug("0x6c: 0x%04x     (CLOCK/DEBUG)\n",
 227                      *(uint16_t *) (spibar + 0x6c));
 228
 229         flashbus = BUS_TYPE_VIA_SPI;
 230
 231         return 0;
 232 }
 233
 234 static int enable_flash_ich_dc_spi(struct pci_dev *dev, const char *name,
 235                                    int ich_generation)
 236 {
 237         int ret, i;
 238         uint8_t old, new, bbs, buc;
 239         uint16_t spibar_offset, tmp2;
 240         uint32_t tmp, gcs;
 241         void *rcrb;
 242         //TODO: These names are incorrect for EP80579. For that, the solution would look like the commented line
 243         //static const char *straps_names[] = {"SPI", "reserved", "reserved", "LPC" };
 244         static const char *straps_names[] = { "reserved", "SPI", "PCI", "LPC" };
 245
 246         /* Enable Flash Writes */
 247         ret = enable_flash_ich_dc(dev, name);
 248
 249         /* Get physical address of Root Complex Register Block */
 250         tmp = pci_read_long(dev, 0xf0) & 0xffffc000;
 251         printf_debug("\nRoot Complex Register Block address = 0x%x\n", tmp);
 252
 253         /* Map RCBA to virtual memory */
 254         rcrb = mmap(0, 0x4000, PROT_READ | PROT_WRITE, MAP_SHARED, fd_mem,
 255                     (off_t) tmp);
 256         if (rcrb == MAP_FAILED) {
 257                 perror("Can't mmap memory using " MEM_DEV);
 258                 exit(1);
 259         }
 260
 261         gcs = *(volatile uint32_t *)(rcrb + 0x3410);
 262         printf_debug("GCS = 0x%x: ", gcs);
 263         printf_debug("BIOS Interface Lock-Down: %sabled, ",
 264                      (gcs & 0x1) ? "en" : "dis");
 265         bbs = (gcs >> 10) & 0x3;
 266         printf_debug("BOOT BIOS Straps: 0x%x (%s)\n", bbs, straps_names[bbs]);
 267
 268         buc = *(volatile uint8_t *)(rcrb + 0x3414);
 269         printf_debug("Top Swap : %s\n",
 270                      (buc & 1) ? "enabled (A16 inverted)" : "not enabled");
 271
 272         /* It seems the ICH7 does not support SPI and LPC chips at the same
 273          * time. At least not with our current code. So we prevent searching
 274          * on ICH7 when the southbridge is strapped to LPC
 275          */
 276
 277         if (ich_generation == 7 && bbs == ICH_STRAP_LPC) {
 278                 /* No further SPI initialization required */
 279                 return ret;
 280         }
 281
 282         switch (ich_generation) {
 283         case 7:
 284                 flashbus = BUS_TYPE_ICH7_SPI;
 285                 spibar_offset = 0x3020;
 286                 break;
 287         case 8:
 288                 flashbus = BUS_TYPE_ICH9_SPI;
 289                 spibar_offset = 0x3020;
 290                 break;
 291         case 9:
 292         case 10:
 293         default:                /* Future version might behave the same */
 294                 flashbus = BUS_TYPE_ICH9_SPI;
 295                 spibar_offset = 0x3800;
 296                 break;
 297         }
 298
 299         /* SPIBAR is at RCRB+0x3020 for ICH[78] and RCRB+0x3800 for ICH9. */
 300         printf_debug("SPIBAR = 0x%x + 0x%04x\n", tmp, spibar_offset);
 301
 302         /* Assign Virtual Address */
 303         spibar = rcrb + spibar_offset;
 304
 305         switch (flashbus) {
 306         case BUS_TYPE_ICH7_SPI:
 307                 printf_debug("0x00: 0x%04x     (SPIS)\n",
 308                              *(uint16_t *) (spibar + 0));
 309                 printf_debug("0x02: 0x%04x     (SPIC)\n",
 310                              *(uint16_t *) (spibar + 2));
 311                 printf_debug("0x04: 0x%08x (SPIA)\n",
 312                              *(uint32_t *) (spibar + 4));
 313                 for (i = 0; i < 8; i++) {
 314                         int offs;
 315                         offs = 8 + (i * 8);
 316                         printf_debug("0x%02x: 0x%08x (SPID%d)\n", offs,
 317                                      *(uint32_t *) (spibar + offs), i);
 318                         printf_debug("0x%02x: 0x%08x (SPID%d+4)\n", offs + 4,
 319                                      *(uint32_t *) (spibar + offs + 4), i);
 320                 }
 321                 printf_debug("0x50: 0x%08x (BBAR)\n",
 322                              *(uint32_t *) (spibar + 0x50));
 323                 printf_debug("0x54: 0x%04x     (PREOP)\n",
 324                              *(uint16_t *) (spibar + 0x54));
 325                 printf_debug("0x56: 0x%04x     (OPTYPE)\n",
 326                              *(uint16_t *) (spibar + 0x56));
 327                 printf_debug("0x58: 0x%08x (OPMENU)\n",
 328                              *(uint32_t *) (spibar + 0x58));
 329                 printf_debug("0x5c: 0x%08x (OPMENU+4)\n",
 330                              *(uint32_t *) (spibar + 0x5c));
 331                 for (i = 0; i < 4; i++) {
 332                         int offs;
 333                         offs = 0x60 + (i * 4);
 334                         printf_debug("0x%02x: 0x%08x (PBR%d)\n", offs,
 335                                      *(uint32_t *) (spibar + offs), i);
 336                 }
 337                 printf_debug("\n");
 338                 if ((*(uint16_t *) spibar) & (1 << 15)) {
 339                         printf("WARNING: SPI Configuration Lockdown activated.\n");
 340                         ichspi_lock = 1;
 341                 }
 342                 ich_init_opcodes();
 343                 break;
 344         case BUS_TYPE_ICH9_SPI:
 345                 tmp2 = *(uint16_t *) (spibar + 0);
 346                 printf_debug("0x00: 0x%04x (HSFS)\n", tmp2);
 347                 printf_debug("FLOCKDN %i, ", (tmp >> 15 & 1));
 348                 printf_debug("FDV %i, ", (tmp >> 14) & 1);
 349                 printf_debug("FDOPSS %i, ", (tmp >> 13) & 1);
 350                 printf_debug("SCIP %i, ", (tmp >> 5) & 1);
 351                 printf_debug("BERASE %i, ", (tmp >> 3) & 3);
 352                 printf_debug("AEL %i, ", (tmp >> 2) & 1);
 353                 printf_debug("FCERR %i, ", (tmp >> 1) & 1);
 354                 printf_debug("FDONE %i\n", (tmp >> 0) & 1);
 355
 356                 tmp = *(uint32_t *) (spibar + 0x50);
 357                 printf_debug("0x50: 0x%08x (FRAP)\n", tmp);
 358                 printf_debug("BMWAG %i, ", (tmp >> 24) & 0xff);
 359                 printf_debug("BMRAG %i, ", (tmp >> 16) & 0xff);
 360                 printf_debug("BRWA %i, ", (tmp >> 8) & 0xff);
 361                 printf_debug("BRRA %i\n", (tmp >> 0) & 0xff);
 362
 363                 printf_debug("0x54: 0x%08x (FREG0)\n",
 364                              *(uint32_t *) (spibar + 0x54));
 365                 printf_debug("0x58: 0x%08x (FREG1)\n",
 366                              *(uint32_t *) (spibar + 0x58));
 367                 printf_debug("0x5C: 0x%08x (FREG2)\n",
 368                              *(uint32_t *) (spibar + 0x5C));
 369                 printf_debug("0x60: 0x%08x (FREG3)\n",
 370                              *(uint32_t *) (spibar + 0x60));
 371                 printf_debug("0x64: 0x%08x (FREG4)\n",
 372                              *(uint32_t *) (spibar + 0x64));
 373                 printf_debug("0x74: 0x%08x (PR0)\n",
 374                              *(uint32_t *) (spibar + 0x74));
 375                 printf_debug("0x78: 0x%08x (PR1)\n",
 376                              *(uint32_t *) (spibar + 0x78));
 377                 printf_debug("0x7C: 0x%08x (PR2)\n",
 378                              *(uint32_t *) (spibar + 0x7C));
 379                 printf_debug("0x80: 0x%08x (PR3)\n",
 380                              *(uint32_t *) (spibar + 0x80));
 381                 printf_debug("0x84: 0x%08x (PR4)\n",
 382                              *(uint32_t *) (spibar + 0x84));
 383                 /* printf_debug("0xA0: 0x%08x (BBAR)\n",
 384                              *(uint32_t *) (spibar + 0xA0)); ICH10 only? */
 385                 printf_debug("0xB0: 0x%08x (FDOC)\n",
 386                              *(uint32_t *) (spibar + 0xB0));
 387                 ich_init_opcodes();
 388                 break;
 389         default:
 390                 /* Nothing */
 391                 break;
 392         }
 393
 394         old = pci_read_byte(dev, 0xdc);
 395         printf_debug("SPI Read Configuration: ");
 396         new = (old >> 2) & 0x3;
 397         switch (new) {
 398         case 0:
 399         case 1:
 400         case 2:
 401                 printf_debug("prefetching %sabled, caching %sabled, ",
 402                              (new & 0x2) ? "en" : "dis",
 403                              (new & 0x1) ? "dis" : "en");
 404                 break;
 405         default:
 406                 printf_debug("invalid prefetching/caching settings, ");
 407                 break;
 408         }
 409
 410         return ret;
 411 }
 412
 413 static int enable_flash_ich7(struct pci_dev *dev, const char *name)
 414 {
 415         return enable_flash_ich_dc_spi(dev, name, 7);
 416 }
 417
 418 static int enable_flash_ich8(struct pci_dev *dev, const char *name)
 419 {
 420         return enable_flash_ich_dc_spi(dev, name, 8);
 421 }
 422
 423 static int enable_flash_ich9(struct pci_dev *dev, const char *name)
 424 {
 425         return enable_flash_ich_dc_spi(dev, name, 9);
 426 }
 427
 428 static int enable_flash_ich10(struct pci_dev *dev, const char *name)
 429 {
 430         return enable_flash_ich_dc_spi(dev, name, 10);
 431 }
 432
 433 static int enable_flash_vt823x(struct pci_dev *dev, const char *name)
 434 {
 435         uint8_t val;
 436
 437         /* enable ROM decode range (1MB) FFC00000 - FFFFFFFF */
 438         pci_write_byte(dev, 0x41, 0x7f);
 439
 440         /* ROM write enable */
 441         val = pci_read_byte(dev, 0x40);
 442         val |= 0x10;
 443         pci_write_byte(dev, 0x40, val);
 444
 445         if (pci_read_byte(dev, 0x40) != val) {
 446                 printf("\nWARNING: Failed to enable ROM Write on \"%s\"\n",
 447                        name);
 448                 return -1;
 449         }
 450
 451         return 0;
 452 }
 453
 454 static int enable_flash_cs5530(struct pci_dev *dev, const char *name)
 455 {
 456         uint8_t reg8;
 457
 458 #define DECODE_CONTROL_REG2             0x5b    /* F0 index 0x5b */
 459 #define ROM_AT_LOGIC_CONTROL_REG        0x52    /* F0 index 0x52 */
 460
 461 #define LOWER_ROM_ADDRESS_RANGE         (1 << 0)
 462 #define ROM_WRITE_ENABLE                (1 << 1)
 463 #define UPPER_ROM_ADDRESS_RANGE         (1 << 2)
 464 #define BIOS_ROM_POSITIVE_DECODE        (1 << 5)
 465
 466         /* Decode 0x000E0000-0x000FFFFF (128 KB), not just 64 KB, and
 467          * decode 0xFF000000-0xFFFFFFFF (16 MB), not just 256 KB.
 468          * Make the configured ROM areas writable.
 469          */
 470         reg8 = pci_read_byte(dev, ROM_AT_LOGIC_CONTROL_REG);
 471         reg8 |= LOWER_ROM_ADDRESS_RANGE;
 472         reg8 |= UPPER_ROM_ADDRESS_RANGE;
 473         reg8 |= ROM_WRITE_ENABLE;
 474         pci_write_byte(dev, ROM_AT_LOGIC_CONTROL_REG, reg8);
 475
 476         /* Set positive decode on ROM. */
 477         reg8 = pci_read_byte(dev, DECODE_CONTROL_REG2);
 478         reg8 |= BIOS_ROM_POSITIVE_DECODE;
 479         pci_write_byte(dev, DECODE_CONTROL_REG2, reg8);
 480
 481         return 0;
 482 }
 483
 484 /**
 485  * Geode systems write protect the BIOS via RCONFs (cache settings similar
 486  * to MTRRs). To unlock, change MSR 0x1808 top byte to 0x22. Reading and
 487  * writing to MSRs, however requires instructions rdmsr/wrmsr, which are
 488  * ring0 privileged instructions so only the kernel can do the read/write.
 489  * This function, therefore, requires that the msr kernel module be loaded
 490  * to access these instructions from user space using device /dev/cpu/0/msr.
 491  *
 492  * This hard-coded location could have potential problems on SMP machines
 493  * since it assumes cpu0, but it is safe on the Geode which is not SMP.
 494  *
 495  * Geode systems also write protect the NOR flash chip itself via MSR_NORF_CTL.
 496  * To enable write to NOR Boot flash for the benefit of systems that have such
 497  * a setup, raise MSR 0x51400018 WE_CS3 (write enable Boot Flash Chip Select).
 498  *
 499  * This is probably not portable beyond Linux.
 500  */
 501 static int enable_flash_cs5536(struct pci_dev *dev, const char *name)
 502 {
 503 #define MSR_RCONF_DEFAULT       0x1808
 504 #define MSR_NORF_CTL            0x51400018
 505
 506         int fd_msr;
 507         unsigned char buf[8];
 508
 509         fd_msr = open("/dev/cpu/0/msr", O_RDWR);
 510         if (!fd_msr) {
 511                 perror("open msr");
 512                 return -1;
 513         }
 514
 515         if (lseek64(fd_msr, (off64_t) MSR_RCONF_DEFAULT, SEEK_SET) == -1) {
 516                 perror("lseek64");
 517                 printf("Cannot operate on MSR. Did you run 'modprobe msr'?\n");
 518                 close(fd_msr);
 519                 return -1;
 520         }
 521
 522         if (read(fd_msr, buf, 8) != 8) {
 523                 perror("read msr");
 524                 close(fd_msr);
 525                 return -1;
 526         }
 527
 528         if (buf[7] != 0x22) {
 529                 buf[7] &= 0xfb;
 530                 if (lseek64(fd_msr, (off64_t) MSR_RCONF_DEFAULT,
 531                             SEEK_SET) == -1) {
 532                         perror("lseek64");
 533                         close(fd_msr);
 534                         return -1;
 535                 }
 536
 537                 if (write(fd_msr, buf, 8) < 0) {
 538                         perror("msr write");
 539                         close(fd_msr);
 540                         return -1;
 541                 }
 542         }
 543
 544         if (lseek64(fd_msr, (off64_t) MSR_NORF_CTL, SEEK_SET) == -1) {
 545                 perror("lseek64");
 546                 close(fd_msr);
 547                 return -1;
 548         }
 549
 550         if (read(fd_msr, buf, 8) != 8) {
 551                 perror("read msr");
 552                 close(fd_msr);
 553                 return -1;
 554         }
 555
 556         /* Raise WE_CS3 bit. */
 557         buf[0] |= 0x08;
 558
 559         if (lseek64(fd_msr, (off64_t) MSR_NORF_CTL, SEEK_SET) == -1) {
 560                 perror("lseek64");
 561                 close(fd_msr);
 562                 return -1;
 563         }
 564         if (write(fd_msr, buf, 8) < 0) {
 565                 perror("msr write");
 566                 close(fd_msr);
 567                 return -1;
 568         }
 569
 570         close(fd_msr);
 571
 572 #undef MSR_RCONF_DEFAULT
 573 #undef MSR_NORF_CTL
 574         return 0;
 575 }
 576
 577 static int enable_flash_sc1100(struct pci_dev *dev, const char *name)
 578 {
 579         uint8_t new;
 580
 581         pci_write_byte(dev, 0x52, 0xee);
 582
 583         new = pci_read_byte(dev, 0x52);
 584
 585         if (new != 0xee) {
 586                 printf("tried to set register 0x%x to 0x%x on %s failed (WARNING ONLY)\n", 0x52, new, name);
 587                 return -1;
 588         }
 589
 590         return 0;
 591 }
 592
 593 static int enable_flash_sis5595(struct pci_dev *dev, const char *name)
 594 {
 595         uint8_t new, newer;
 596
 597         new = pci_read_byte(dev, 0x45);
 598
 599         new &= (~0x20);         /* Clear bit 5. */
 600         new |= 0x4;             /* Set bit 2. */
 601
 602         pci_write_byte(dev, 0x45, new);
 603
 604         newer = pci_read_byte(dev, 0x45);
 605         if (newer != new) {
 606                 printf("tried to set register 0x%x to 0x%x on %s failed (WARNING ONLY)\n", 0x45, new, name);
 607                 printf("Stuck at 0x%x\n", newer);
 608                 return -1;
 609         }
 610
 611         /* Extended BIOS enable = 1, Lower BIOS Enable = 1 */
 612         new = pci_read_byte(dev, 0x40);
 613         new &= 0xFB;
 614         new |= 0x3;
 615         pci_write_byte(dev, 0x40, new);
 616         newer = pci_read_byte(dev, 0x40);
 617         if (newer != new) {
 618                 printf("tried to set register 0x%x to 0x%x on %s failed (WARNING ONLY)\n", 0x40, new, name);
 619                 printf("Stuck at 0x%x\n", newer);
 620                 return -1;
 621         }
 622         return 0;
 623 }
 624
 625 /* Works for AMD-8111, VIA VT82C586A/B, VIA VT82C686A/B. */
 626 static int enable_flash_amd8111(struct pci_dev *dev, const char *name)
 627 {
 628         uint8_t old, new;
 629
 630         /* Enable decoding at 0xffb00000 to 0xffffffff. */
 631         old = pci_read_byte(dev, 0x43);
 632         new = old | 0xC0;
 633         if (new != old) {
 634                 pci_write_byte(dev, 0x43, new);
 635                 if (pci_read_byte(dev, 0x43) != new) {
 636                         printf("tried to set 0x%x to 0x%x on %s failed (WARNING ONLY)\n", 0x43, new, name);
 637                 }
 638         }
 639
 640         /* Enable 'ROM write' bit. */
 641         old = pci_read_byte(dev, 0x40);
 642         new = old | 0x01;
 643         if (new == old)
 644                 return 0;
 645         pci_write_byte(dev, 0x40, new);
 646
 647         if (pci_read_byte(dev, 0x40) != new) {
 648                 printf("tried to set 0x%x to 0x%x on %s failed (WARNING ONLY)\n", 0x40, new, name);
 649                 return -1;
 650         }
 651
 652         return 0;
 653 }
 654
 655 static int enable_flash_sb600(struct pci_dev *dev, const char *name)
 656 {
 657         uint32_t tmp, low_bits, num;
 658         uint8_t reg;
 659
 660         low_bits = tmp = pci_read_long(dev, 0xa0);
 661         low_bits &= ~0xffffc000; /* for mmap aligning requirements */
 662         low_bits &= 0xfffffff0; /* remove low 4 bits */
 663         tmp &= 0xffffc000;
 664         printf_debug("SPI base address is at 0x%x\n", tmp + low_bits);
 665
 666         sb600_spibar = mmap(0, 0x4000, PROT_READ | PROT_WRITE, MAP_SHARED,
 667                             fd_mem, (off_t)tmp);
 668         if (sb600_spibar == MAP_FAILED) {
 669                 perror("Can't mmap memory using " MEM_DEV);
 670                 exit(1);
 671         }
 672         sb600_spibar += low_bits;
 673
 674         /* Clear ROM protect 0-3. */
 675         for (reg = 0x50; reg < 0x60; reg += 4) {
 676                 num = pci_read_long(dev, reg);
 677                 num &= 0xfffffffc;
 678                 pci_write_byte(dev, reg, num);
 679         }
 680
 681         flashbus = BUS_TYPE_SB600_SPI;
 682
 683         /* Enable SPI ROM in SB600 PM register. */
 684         OUTB(0x8f, 0xcd6);
 685         OUTB(0x0e, 0xcd7);
 686
 687         return 0;
 688 }
 689
 690 static int enable_flash_ck804(struct pci_dev *dev, const char *name)
 691 {
 692         uint8_t old, new;
 693
 694         old = pci_read_byte(dev, 0x88);
 695         new = old | 0xc0;
 696         if (new != old) {
 697                 pci_write_byte(dev, 0x88, new);
 698                 if (pci_read_byte(dev, 0x88) != new) {
 699                         printf("tried to set 0x%x to 0x%x on %s failed (WARNING ONLY)\n", 0x88, new, name);
 700                 }
 701         }
 702
 703         old = pci_read_byte(dev, 0x6d);
 704         new = old | 0x01;
 705         if (new == old)
 706                 return 0;
 707         pci_write_byte(dev, 0x6d, new);
 708
 709         if (pci_read_byte(dev, 0x6d) != new) {
 710                 printf("tried to set 0x%x to 0x%x on %s failed (WARNING ONLY)\n", 0x6d, new, name);
 711                 return -1;
 712         }
 713
 714         return 0;
 715 }
 716
 717 /* ATI Technologies Inc IXP SB400 PCI-ISA Bridge (rev 80) */
 718 static int enable_flash_sb400(struct pci_dev *dev, const char *name)
 719 {
 720         uint8_t tmp;
 721         struct pci_filter f;
 722         struct pci_dev *smbusdev;
 723
 724         /* Look for the SMBus device. */
 725         pci_filter_init((struct pci_access *)0, &f);
 726         f.vendor = 0x1002;
 727         f.device = 0x4372;
 728
 729         for (smbusdev = pacc->devices; smbusdev; smbusdev = smbusdev->next) {
 730                 if (pci_filter_match(&f, smbusdev))
 731                         break;
 732         }
 733
 734         if (!smbusdev) {
 735                 fprintf(stderr, "ERROR: SMBus device not found. Aborting.\n");
 736                 exit(1);
 737         }
 738
 739         /* Enable some SMBus stuff. */
 740         tmp = pci_read_byte(smbusdev, 0x79);
 741         tmp |= 0x01;
 742         pci_write_byte(smbusdev, 0x79, tmp);
 743
 744         /* Change southbridge. */
 745         tmp = pci_read_byte(dev, 0x48);
 746         tmp |= 0x21;
 747         pci_write_byte(dev, 0x48, tmp);
 748
 749         /* Now become a bit silly. */
 750         tmp = INB(0xc6f);
 751         OUTB(tmp, 0xeb);
 752         OUTB(tmp, 0xeb);
 753         tmp |= 0x40;
 754         OUTB(tmp, 0xc6f);
 755         OUTB(tmp, 0xeb);
 756         OUTB(tmp, 0xeb);
 757
 758         return 0;
 759 }
 760
 761 static int enable_flash_mcp55(struct pci_dev *dev, const char *name)
 762 {
 763         uint8_t old, new, byte;
 764         uint16_t word;
 765
 766         /* Set the 0-16 MB enable bits. */
 767         byte = pci_read_byte(dev, 0x88);
 768         byte |= 0xff;           /* 256K */
 769         pci_write_byte(dev, 0x88, byte);
 770         byte = pci_read_byte(dev, 0x8c);
 771         byte |= 0xff;           /* 1M */
 772         pci_write_byte(dev, 0x8c, byte);
 773         word = pci_read_word(dev, 0x90);
 774         word |= 0x7fff;         /* 16M */
 775         pci_write_word(dev, 0x90, word);
 776
 777         old = pci_read_byte(dev, 0x6d);
 778         new = old | 0x01;
 779         if (new == old)
 780                 return 0;
 781         pci_write_byte(dev, 0x6d, new);
 782
 783         if (pci_read_byte(dev, 0x6d) != new) {
 784                 printf("tried to set 0x%x to 0x%x on %s failed (WARNING ONLY)\n", 0x6d, new, name);
 785                 return -1;
 786         }
 787
 788         return 0;
 789 }
 790
 791 static int enable_flash_ht1000(struct pci_dev *dev, const char *name)
 792 {
 793         uint8_t byte;
 794
 795         /* Set the 4MB enable bit. */
 796         byte = pci_read_byte(dev, 0x41);
 797         byte |= 0x0e;
 798         pci_write_byte(dev, 0x41, byte);
 799
 800         byte = pci_read_byte(dev, 0x43);
 801         byte |= (1 << 4);
 802         pci_write_byte(dev, 0x43, byte);
 803
 804         return 0;
 805 }
 806
 807 /**
 808  * Usually on the x86 architectures (and on other PC-like platforms like some
 809  * Alphas or Itanium) the system flash is mapped right below 4G. On the AMD
 810  * Elan SC520 only a small piece of the system flash is mapped there, but the
 811  * complete flash is mapped somewhere below 1G. The position can be determined
 812  * by the BOOTCS PAR register.
 813  */
 814 static int get_flashbase_sc520(struct pci_dev *dev, const char *name)
 815 {
 816         int i, bootcs_found = 0;
 817         uint32_t parx = 0;
 818         void *mmcr;
 819
 820         /* 1. Map MMCR */
 821         mmcr = mmap(0, getpagesize(), PROT_WRITE | PROT_READ,
 822                         MAP_SHARED, fd_mem, (off_t)0xFFFEF000);
 823
 824         if (mmcr == MAP_FAILED) {
 825                 perror("Can't mmap Elan SC520 specific registers using " MEM_DEV);
 826                 exit(1);
 827         }
 828
 829         /* 2. Scan PAR0 (0x88) - PAR15 (0xc4) for
 830          *    BOOTCS region (PARx[31:29] = 100b)e
 831          */
 832         for (i = 0x88; i <= 0xc4; i += 4) {
 833                 parx = *(volatile uint32_t *)(mmcr + i);
 834                 if ((parx >> 29) == 4) {
 835                         bootcs_found = 1;
 836                         break; /* BOOTCS found */
 837                 }
 838         }
 839
 840         /* 3. PARx[25] = 1b --> flashbase[29:16] = PARx[13:0]
 841          *    PARx[25] = 0b --> flashbase[29:12] = PARx[17:0]
 842          */
 843         if (bootcs_found) {
 844                 if (parx & (1 << 25)) {
 845                         parx &= (1 << 14) - 1; /* Mask [13:0] */
 846                         flashbase = parx << 16;
 847                 } else {
 848                         parx &= (1 << 18) - 1; /* Mask [17:0] */
 849                         flashbase = parx << 12;
 850                 }
 851         } else {
 852                 printf("AMD Elan SC520 detected, but no BOOTCS. Assuming flash at 4G\n");
 853         }
 854
 855         /* 4. Clean up */
 856         munmap (mmcr, getpagesize());
 857         return 0;
 858 }
 859
 860 typedef struct penable {
 861         uint16_t vendor, device;
 862         const char *name;
 863         int (*doit) (struct pci_dev *dev, const char *name);
 864 } FLASH_ENABLE;
 865
 866 static const FLASH_ENABLE enables[] = {
 867         {0x1039, 0x0630, "SiS630",              enable_flash_sis630},
 868         {0x8086, 0x122e, "Intel PIIX",          enable_flash_piix4},
 869         {0x8086, 0x1234, "Intel MPIIX",         enable_flash_piix4},
 870         {0x8086, 0x7000, "Intel PIIX3",         enable_flash_piix4},
 871         {0x8086, 0x7110, "Intel PIIX4/4E/4M",   enable_flash_piix4},
 872         {0x8086, 0x7198, "Intel 440MX",         enable_flash_piix4},
 873         {0x8086, 0x2410, "Intel ICH",           enable_flash_ich_4e},
 874         {0x8086, 0x2420, "Intel ICH0",          enable_flash_ich_4e},
 875         {0x8086, 0x2440, "Intel ICH2",          enable_flash_ich_4e},
 876         {0x8086, 0x244c, "Intel ICH2-M",        enable_flash_ich_4e},
 877         {0x8086, 0x2480, "Intel ICH3-S",        enable_flash_ich_4e},
 878         {0x8086, 0x248c, "Intel ICH3-M",        enable_flash_ich_4e},
 879         {0x8086, 0x24c0, "Intel ICH4/ICH4-L",   enable_flash_ich_4e},
 880         {0x8086, 0x24cc, "Intel ICH4-M",        enable_flash_ich_4e},
 881         {0x8086, 0x24d0, "Intel ICH5/ICH5R",    enable_flash_ich_4e},
 882         {0x8086, 0x25a1, "Intel 6300ESB",       enable_flash_ich_4e},
 883         {0x8086, 0x2670, "Intel 631xESB/632xESB/3100",    enable_flash_ich_dc},
 884         {0x8086, 0x2640, "Intel ICH6/ICH6R",    enable_flash_ich_dc},
 885         {0x8086, 0x2641, "Intel ICH6-M",        enable_flash_ich_dc},
 886         {0x8086, 0x5031, "Intel EP80579",       enable_flash_ich7},
 887         {0x8086, 0x27b0, "Intel ICH7DH",        enable_flash_ich7},
 888         {0x8086, 0x27b8, "Intel ICH7/ICH7R",    enable_flash_ich7},
 889         {0x8086, 0x27b9, "Intel ICH7M",         enable_flash_ich7},
 890         {0x8086, 0x27bd, "Intel ICH7MDH",       enable_flash_ich7},
 891         {0x8086, 0x2810, "Intel ICH8/ICH8R",    enable_flash_ich8},
 892         {0x8086, 0x2811, "Intel ICH8M-E",       enable_flash_ich8},
 893         {0x8086, 0x2812, "Intel ICH8DH",        enable_flash_ich8},
 894         {0x8086, 0x2814, "Intel ICH8DO",        enable_flash_ich8},
 895         {0x8086, 0x2815, "Intel ICH8M",         enable_flash_ich8},
 896         {0x8086, 0x2912, "Intel ICH9DH",        enable_flash_ich9},
 897         {0x8086, 0x2914, "Intel ICH9DO",        enable_flash_ich9},
 898         {0x8086, 0x2916, "Intel ICH9R",         enable_flash_ich9},
 899         {0x8086, 0x2917, "Intel ICH9M-E",       enable_flash_ich9},
 900         {0x8086, 0x2918, "Intel ICH9",          enable_flash_ich9},
 901         {0x8086, 0x2919, "Intel ICH9M",         enable_flash_ich9},
 902         {0x8086, 0x3a14, "Intel ICH10DO",       enable_flash_ich10},
 903         {0x8086, 0x3a16, "Intel ICH10R",        enable_flash_ich10},
 904         {0x8086, 0x3a18, "Intel ICH10",         enable_flash_ich10},
 905         {0x8086, 0x3a1a, "Intel ICH10D",        enable_flash_ich10},
 906         {0x1106, 0x8231, "VIA VT8231",          enable_flash_vt823x},
 907         {0x1106, 0x3177, "VIA VT8235",          enable_flash_vt823x},
 908         {0x1106, 0x3227, "VIA VT8237",          enable_flash_vt823x},
 909         {0x1106, 0x3372, "VIA VT8237S",         enable_flash_vt8237s_spi},
 910         {0x1106, 0x8324, "VIA CX700",           enable_flash_vt823x},
 911         {0x1106, 0x0586, "VIA VT82C586A/B",     enable_flash_amd8111},
 912         {0x1106, 0x0686, "VIA VT82C686A/B",     enable_flash_amd8111},
 913         {0x1078, 0x0100, "AMD CS5530(A)",       enable_flash_cs5530},
 914         {0x100b, 0x0510, "AMD SC1100",          enable_flash_sc1100},
 915         {0x1039, 0x0008, "SiS5595",             enable_flash_sis5595},
 916         {0x1022, 0x2080, "AMD CS5536",          enable_flash_cs5536},
 917         {0x1022, 0x7468, "AMD8111",             enable_flash_amd8111},
 918         {0x1002, 0x438D, "ATI(AMD) SB600",      enable_flash_sb600},
 919         {0x1002, 0x439d, "ATI(AMD) SB700",      enable_flash_sb600},
 920         {0x10B9, 0x1533, "ALi M1533",           enable_flash_ali_m1533},
 921         {0x10de, 0x0050, "NVIDIA CK804",        enable_flash_ck804}, /* LPC */
 922         {0x10de, 0x0051, "NVIDIA CK804",        enable_flash_ck804}, /* Pro */
 923         /* Slave, should not be here, to fix known bug for A01. */
 924         {0x10de, 0x00d3, "NVIDIA CK804",        enable_flash_ck804},
 925         {0x10de, 0x0260, "NVIDIA MCP51",        enable_flash_ck804},
 926         {0x10de, 0x0261, "NVIDIA MCP51",        enable_flash_ck804},
 927         {0x10de, 0x0262, "NVIDIA MCP51",        enable_flash_ck804},
 928         {0x10de, 0x0263, "NVIDIA MCP51",        enable_flash_ck804},
 929         {0x10de, 0x0360, "NVIDIA MCP55",        enable_flash_mcp55}, /* M57SLI*/
 930         {0x10de, 0x0361, "NVIDIA MCP55",        enable_flash_mcp55}, /* LPC */
 931         {0x10de, 0x0362, "NVIDIA MCP55",        enable_flash_mcp55}, /* LPC */
 932         {0x10de, 0x0363, "NVIDIA MCP55",        enable_flash_mcp55}, /* LPC */
 933         {0x10de, 0x0364, "NVIDIA MCP55",        enable_flash_mcp55}, /* LPC */
 934         {0x10de, 0x0365, "NVIDIA MCP55",        enable_flash_mcp55}, /* LPC */
 935         {0x10de, 0x0366, "NVIDIA MCP55",        enable_flash_mcp55}, /* LPC */
 936         {0x10de, 0x0367, "NVIDIA MCP55",        enable_flash_mcp55}, /* Pro */
 937         {0x10de, 0x0548, "NVIDIA MCP67",        enable_flash_mcp55},
 938         {0x1002, 0x4377, "ATI SB400",           enable_flash_sb400},
 939         {0x1166, 0x0205, "Broadcom HT-1000",    enable_flash_ht1000},
 940         {0x1022, 0x3000, "AMD Elan SC520",      get_flashbase_sc520},
 941 };
 942
 943 void print_supported_chipsets(void)
 944 {
 945         int i;
 946
 947         printf("\nSupported chipsets:\n\n");
 948
 949         for (i = 0; i < ARRAY_SIZE(enables); i++)
 950                 printf("%s (%04x:%04x)\n", enables[i].name,
 951                        enables[i].vendor, enables[i].device);
 952 }
 953
 954 int chipset_flash_enable(void)
 955 {
 956         struct pci_dev *dev = 0;
 957         int ret = -2;           /* Nothing! */
 958         int i;
 959
 960         /* Now let's try to find the chipset we have... */
 961         for (i = 0; i < ARRAY_SIZE(enables); i++) {
 962                 dev = pci_dev_find(enables[i].vendor, enables[i].device);
 963                 if (dev)
 964                         break;
 965         }
 966
 967         if (dev) {
 968                 printf("Found chipset \"%s\", enabling flash write... ",
 969                        enables[i].name);
 970
 971                 ret = enables[i].doit(dev, enables[i].name);
 972                 if (ret)
 973                         printf("FAILED!\n");
 974                 else
 975                         printf("OK.\n");
 976         }
 977
 978         return ret;
 979 }