src/vendorcode/amd/agesa/f15/Proc/Mem/Tech/DDR3/mttecc3.c

   1 /* $NoKeywords:$ */
   2 /**
   3  * @file
   4  *
   5  * mttecc3.c
   6  *
   7  * Technology ECC byte support for registered DDR3
   8  *
   9  * @xrefitem bom "File Content Label" "Release Content"
  10  * @e project: AGESA
  11  * @e sub-project: (Mem/Tech/DDR3)
  12  * @e \$Revision: 56279 $ @e \$Date: 2011-07-11 13:11:28 -0600 (Mon, 11 Jul 2011) $
  13  *
  14  **/
  15 /*****************************************************************************
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  38 * ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT
  39 * (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE OF THIS
  40 * SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
  41 *
  42 * ***************************************************************************
  43 *
  44 */
  45
  46 /*
  47  *----------------------------------------------------------------------------
  48  *                                MODULES USED
  49  *
  50  *----------------------------------------------------------------------------
  51  */
  52
  53
  54 #include "AGESA.h"
  55 #include "mm.h"
  56 #include "mn.h"
  57 #include "mt.h"
  58 #include "Filecode.h"
  59 CODE_GROUP (G1_PEICC)
  60 RDATA_GROUP (G2_PEI)
  61
  62 #define FILECODE PROC_MEM_TECH_DDR3_MTTECC3_FILECODE
  63 /*----------------------------------------------------------------------------
  64  *                          DEFINITIONS AND MACROS
  65  *
  66  *----------------------------------------------------------------------------
  67  */
  68
  69 /*----------------------------------------------------------------------------
  70  *                           TYPEDEFS AND STRUCTURES
  71  *
  72  *----------------------------------------------------------------------------
  73  */
  74
  75 /*----------------------------------------------------------------------------
  76  *                        PROTOTYPES OF LOCAL FUNCTIONS
  77  *
  78  *----------------------------------------------------------------------------
  79  */
  80
  81 /*----------------------------------------------------------------------------
  82  *                            EXPORTED FUNCTIONS
  83  *
  84  *----------------------------------------------------------------------------
  85  */
  86
  87 /* -----------------------------------------------------------------------------*/
  88 /**
  89  *
  90  *   This function sets the DQS ECC timings for registered DDR3
  91  *
  92  *     @param[in,out]   *TechPtr   - Pointer to the MEM_TECH_BLOCK
  93  *
  94  *     @return          TRUE -  No fatal error occurs.
  95  *     @return          FALSE - Fatal error occurs.
  96  */
  97
  98 BOOLEAN
  99 MemTSetDQSEccTmgsRDdr3 (
 100   IN OUT   MEM_TECH_BLOCK *TechPtr
 101   )
 102 {
 103   UINT8 Dct;
 104   UINT8 Dimm;
 105   UINT8 i;
 106   UINT8 *WrDqsDly;
 107   UINT16 *RcvEnDly;
 108   UINT8 *RdDqsDly;
 109   UINT8 *WrDatDly;
 110   UINT8 EccByte;
 111   INT16 TempValue;
 112
 113   MEM_NB_BLOCK *NBPtr;
 114   CH_DEF_STRUCT *ChannelPtr;
 115
 116   EccByte = TechPtr->MaxByteLanes ();
 117   NBPtr = TechPtr->NBPtr;
 118
 119   if (NBPtr->MCTPtr->NodeMemSize) {
 120     for (Dct = 0; Dct < NBPtr->DctCount; Dct++) {
 121       NBPtr->SwitchDCT (NBPtr, Dct);
 122       if (NBPtr->DCTPtr->Timings.DctMemSize != 0) {
 123         ChannelPtr = NBPtr->ChannelPtr;
 124         for (Dimm = 0; Dimm < MAX_DIMMS_PER_CHANNEL; Dimm++) {
 125           if (NBPtr->DCTPtr->Timings.CsEnabled & ((UINT16)3 << (Dimm * 2))) {
 126             i = Dimm * TechPtr->DlyTableWidth ();
 127             WrDqsDly = &ChannelPtr->WrDqsDlys[i];
 128             RcvEnDly = &ChannelPtr->RcvEnDlys[i];
 129             RdDqsDly = &ChannelPtr->RdDqsDlys[i];
 130             WrDatDly = &ChannelPtr->WrDatDlys[i];
 131             // Receiver DQS Enable:
 132             // Receiver DQS enable for ECC bytelane = Receiver DQS enable for bytelane 3 -
 133             //                                        [write DQS for bytelane 3 - write DQS for ECC]
 134
 135             TempValue = (INT16) RcvEnDly[3] - (INT16) (WrDqsDly[3] - WrDqsDly[EccByte]);
 136             if (TempValue < 0) {
 137               TempValue = 0;
 138             }
 139             RcvEnDly[EccByte] = (UINT16) TempValue;
 140
 141             // Read DQS:
 142             // Read DQS for ECC bytelane = read DQS of byte lane 3
 143             //
 144             RdDqsDly[EccByte] = RdDqsDly[3];
 145
 146             // Write Data:
 147             // Write Data for ECC bytelane = Write DQS for ECC +
 148             //                               [write data for bytelane 3 - Write DQS for bytelane 3]
 149             TempValue = (INT16) (WrDqsDly[EccByte] + (INT8) (WrDatDly[3] - WrDqsDly[3]));
 150             if (TempValue < 0) {
 151               TempValue = 0;
 152             }
 153             WrDatDly[EccByte] = (UINT8) TempValue;
 154
 155             NBPtr->SetTrainDly (NBPtr, AccessRcvEnDly, DIMM_BYTE_ACCESS (Dimm, EccByte), RcvEnDly[EccByte]);
 156             NBPtr->SetTrainDly (NBPtr, AccessRdDqsDly, DIMM_BYTE_ACCESS (Dimm, EccByte), RdDqsDly[EccByte]);
 157             NBPtr->SetTrainDly (NBPtr, AccessWrDatDly, DIMM_BYTE_ACCESS (Dimm, EccByte), WrDatDly[EccByte]);
 158           }
 159         }
 160       }
 161     }
 162   }
 163   return (BOOLEAN) (NBPtr->MCTPtr->ErrCode < AGESA_FATAL);
 164 }