src/vendorcode/amd/agesa/f15/Proc/HT/Fam10/htNbNonCoherentFam10.c

   1 /* $NoKeywords:$ */
   2 /**
   3  * @file
   4  *
   5  * Northbridge non-coherent support for Family 10h processors.
   6  *
   7  * @xrefitem bom "File Content Label" "Release Content"
   8  * @e project:      AGESA
   9  * @e sub-project:  HyperTransport
  10  * @e \$Revision: 56279 $   @e \$Date: 2011-07-11 13:11:28 -0600 (Mon, 11 Jul 2011) $
  11  *
  12  */
  13 /*
  14 *****************************************************************************
  15 *
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  17 * All rights reserved.
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  35 * (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES;
  36 * LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND
  37 * ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT
  38 * (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE OF THIS
  39 * SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
  40 *
  41 * ***************************************************************************
  42 *
  43 */
  44
  45 /*
  46  *----------------------------------------------------------------------------
  47  *                                MODULES USED
  48  *
  49  *----------------------------------------------------------------------------
  50  */
  51
  52
  53
  54 #include "AGESA.h"
  55 #include "amdlib.h"
  56 #include "Ids.h"
  57 #include "Topology.h"
  58 #include "htFeat.h"
  59 #include "htNb.h"
  60 #include "htNbCommonHardware.h"
  61 #include "htNbNonCoherentFam10.h"
  62 #include "Filecode.h"
  63 CODE_GROUP (G1_PEICC)
  64 RDATA_GROUP (G2_PEI)
  65
  66 #define FILECODE PROC_HT_FAM10_HTNBNONCOHERENTFAM10_FILECODE
  67 /*----------------------------------------------------------------------------
  68  *                          DEFINITIONS AND MACROS
  69  *
  70  *----------------------------------------------------------------------------
  71  */
  72
  73 /*----------------------------------------------------------------------------------------*/
  74 /**
  75  * Enable config access to a non-coherent chain for the given bus range.
  76  *
  77  * @HtNbMethod{::F_SET_CONFIG_ADDR_MAP}
  78  *
  79  * @param[in]     ConfigMapIndex the map entry to set
  80  * @param[in]     SecBus         The secondary bus number to use
  81  * @param[in]     SubBus         The subordinate bus number to use
  82  * @param[in]     TargetNode     The Node  that shall be the recipient of the traffic
  83  * @param[in]     TargetLink     The Link that shall be the recipient of the traffic
  84  * @param[in]     State          our global state
  85  * @param[in]     Nb             this northbridge
  86  */
  87 VOID
  88 Fam10SetConfigAddrMap (
  89   IN       UINT8       ConfigMapIndex,
  90   IN       UINT8       SecBus,
  91   IN       UINT8       SubBus,
  92   IN       UINT8       TargetNode,
  93   IN       UINT8       TargetLink,
  94   IN       STATE_DATA  *State,
  95   IN       NORTHBRIDGE *Nb
  96   )
  97 {
  98   UINT8 CurNode;
  99   PCI_ADDR Reg;
 100   UINT32 Temp;
 101
 102   Reg = Nb->MakeLinkBase (TargetNode, TargetLink, Nb);
 103
 104   ASSERT (SecBus <= SubBus);
 105   ASSERT (TargetNode <= State->NodesDiscovered);
 106   ASSERT (TargetLink < Nb->MaxLinks);
 107   Temp = SecBus;
 108   Reg.Address.Register += HTHOST_ISOC_REG;
 109   LibAmdPciWriteBits (Reg, 15, 8, &Temp, Nb->ConfigHandle);
 110
 111   Temp = ((UINT32)SubBus << 24) + ((UINT32)SecBus << 16) + ((UINT32)TargetLink << 8) +
 112     ((UINT32)TargetNode << 4) + (UINT32)3;
 113   for (CurNode = 0; CurNode < (State->NodesDiscovered + 1); CurNode++) {
 114     Reg.AddressValue = MAKE_SBDFO (MakePciSegmentFromNode (CurNode),
 115                                    MakePciBusFromNode (CurNode),
 116                                    MakePciDeviceFromNode (CurNode),
 117                                    CPU_ADDR_FUNC_01,
 118                                    REG_ADDR_CONFIG_MAP0_1XE0 + (4 * ConfigMapIndex));
 119     LibAmdPciWrite (AccessWidth32, Reg, &Temp, Nb->ConfigHandle);
 120   }
 121 }