src/vendorcode/amd/agesa/f15/Proc/CPU/Family/0x15/OR/F15OrMsrTables.c

   1 /* $NoKeywords:$ */
   2 /**
   3  * @file
   4  *
   5  * AMD Family_15 Orochi MSR tables with values as defined in BKDG
   6  *
   7  * @xrefitem bom "File Content Label" "Release Content"
   8  * @e project:      AGESA
   9  * @e sub-project:  CPU/Family/0x15/OR
  10  * @e \$Revision: 60740 $   @e \$Date: 2011-10-20 19:47:10 -0600 (Thu, 20 Oct 2011) $
  11  *
  12  */
  13 /*
  14  ******************************************************************************
  15  *
  16  * Copyright (C) 2012 Advanced Micro Devices, Inc.
  17  * All rights reserved.
  18  *
  19  * Redistribution and use in source and binary forms, with or without
  20  * modification, are permitted provided that the following conditions are met:
  21  *     * Redistributions of source code must retain the above copyright
  22  *       notice, this list of conditions and the following disclaimer.
  23  *     * Redistributions in binary form must reproduce the above copyright
  24  *       notice, this list of conditions and the following disclaimer in the
  25  *       documentation and/or other materials provided with the distribution.
  26  *     * Neither the name of Advanced Micro Devices, Inc. nor the names of
  27  *       its contributors may be used to endorse or promote products derived
  28  *       from this software without specific prior written permission.
  29  *
  30  * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS" AND
  31  * ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE IMPLIED
  32  * WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE
  33  * DISCLAIMED. IN NO EVENT SHALL ADVANCED MICRO DEVICES, INC. BE LIABLE FOR ANY
  34  * DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES
  35  * (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES;
  36  * LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND
  37  * ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT
  38  * (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE OF THIS
  39  * SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
  40  *
  41  ******************************************************************************
  42  */
  43
  44 /*----------------------------------------------------------------------------------------
  45  *                             M O D U L E S    U S E D
  46  *----------------------------------------------------------------------------------------
  47  */
  48 #include "AGESA.h"
  49 #include "amdlib.h"
  50 #include "cpuRegisters.h"
  51 #include "Table.h"
  52 #include "F15PackageType.h"
  53 #include "cpuF15OrPowerMgmt.h"
  54 #include "GeneralServices.h"
  55 #include "Filecode.h"
  56 CODE_GROUP (G3_DXE)
  57 RDATA_GROUP (G3_DXE)
  58
  59 #define FILECODE PROC_CPU_FAMILY_0X15_OR_F15ORMSRTABLES_FILECODE
  60
  61
  62 /*----------------------------------------------------------------------------------------
  63  *                   D E F I N I T I O N S    A N D    M A C R O S
  64  *----------------------------------------------------------------------------------------
  65  */
  66
  67 /*----------------------------------------------------------------------------------------
  68  *                  T Y P E D E F S     A N D     S T R U C T U R E S
  69  *----------------------------------------------------------------------------------------
  70  */
  71
  72 /*----------------------------------------------------------------------------------------
  73  *           P R O T O T Y P E S     O F     L O C A L     F U N C T I O N S
  74  *----------------------------------------------------------------------------------------
  75  */
  76
  77 VOID
  78 F15OrDisUcodeWorkaroundForErratum671 (
  79   IN       UINT32              Data,
  80   IN       AMD_CONFIG_PARAMS   *StdHeader
  81   );
  82
  83 /*----------------------------------------------------------------------------------------
  84  *                          E X P O R T E D    F U N C T I O N S
  85  *----------------------------------------------------------------------------------------
  86  */
  87 STATIC CONST MSR_TYPE_ENTRY_INITIALIZER ROMDATA F15OrMsrRegisters[] =
  88 {
  89 //  M S R    T a b l e s
  90 // ----------------------
  91
  92 // MSR_MC4_CTL_MASK (0xC0010048)
  93 // bit[10] GartTblWkEn = 1
  94 // bits[22:19] RtryHtEn = 1111b
  95   {
  96     MsrRegister,
  97     {
  98       AMD_FAMILY_15,                      // CpuFamily
  99       AMD_F15_OR_ALL                      // CpuRevision
 100     },
 101     {AMD_PF_ALL},                            // platformFeatures
 102     {{
 103       MSR_MC4_CTL_MASK,                      // MSR Address
 104       0x0000000000780400,                    // OR Mask
 105       0x0000000000780400,                    // NAND Mask
 106     }}
 107   },
 108 // MSR 0xC0011000
 109 // bit[16] = 1, Erratum #608 for all OR revisions
 110   {
 111     MsrRegister,
 112     {
 113       AMD_FAMILY_15,                      // CpuFamily
 114       AMD_F15_OR_ALL                      // CpuRevision
 115     },
 116     {AMD_PF_ALL},                         // platformFeatures
 117     {{
 118       0xC0011000,                            // MSR Address
 119       0x0000000000010000,                    // OR Mask
 120       0x0000000000010000,                    // NAND Mask
 121     }}
 122   },
 123 // MSR_CPUID_EXT_FEATS (0xC0011005)
 124 // bit[56]  PerfCtrExtNB = 1
 125 // bit[55]  PerfCtrExtCore = 1
 126 // bit[51]  NodeId = 1
 127   {
 128     MsrRegister,
 129     {
 130       AMD_FAMILY_15,                      // CpuFamily
 131       AMD_F15_OR_ALL                      // CpuRevision
 132     },
 133     {AMD_PF_ALL},                         // platformFeatures
 134     {{
 135       MSR_CPUID_EXT_FEATS,                   // MSR Address
 136       0x0188000000000000,                    // OR Mask
 137       0x0188000000000000,                    // NAND Mask
 138     }}
 139   },
 140 // MSR_OSVW_ID_Length (0xC0010140)
 141 // bit[15:0] = 4
 142   {
 143     MsrRegister,
 144     {
 145       AMD_FAMILY_15,                      // CpuFamily
 146       AMD_F15_OR_ALL                      // CpuRevision
 147     },
 148     {AMD_PF_ALL},                           // platformFeatures
 149     {{
 150       MSR_OSVW_ID_Length,                    // MSR Address
 151       0x0000000000000004,                    // OR Mask
 152       0x000000000000FFFF,                    // NAND Mask
 153     }}
 154   },
 155 // MSR_IBS_OP_DATA3 (0xC0011037)
 156 // bit[16] IbsDcMabHit = 0
 157   {
 158     MsrRegister,
 159     {
 160       AMD_FAMILY_15,                      // CpuFamily
 161       AMD_F15_OR_ALL                      // CpuRevision
 162     },
 163     {AMD_PF_ALL},                           // platformFeatures
 164     {{
 165       MSR_IBS_OP_DATA3,                      // MSR Address
 166       0x0000000000000000,                    // OR Mask
 167       0x0000000000010000,                    // NAND Mask
 168     }}
 169   }
 170 };
 171
 172 // MSRs with Special Programming Requirements Table
 173
 174 STATIC CONST FAM_SPECIFIC_WORKAROUND_TYPE_ENTRY_INITIALIZER ROMDATA F15OrAM3MsrWorkarounds[] =
 175 {
 176   // Disable Microcode workaround for Erratum #671
 177   {
 178     FamSpecificWorkaround,
 179     {
 180       AMD_FAMILY_15_OR,
 181       AMD_F15_OR_B2
 182     },
 183     {AMD_PF_ALL},
 184     {{
 185       F15OrDisUcodeWorkaroundForErratum671,
 186       0x00000000
 187     }}
 188   },
 189 };
 190
 191
 192 CONST REGISTER_TABLE ROMDATA F15OrMsrRegisterTable = {
 193   AllCores,
 194   (sizeof (F15OrMsrRegisters) / sizeof (TABLE_ENTRY_FIELDS)),
 195   (TABLE_ENTRY_FIELDS *) &F15OrMsrRegisters,
 196 };
 197
 198 CONST REGISTER_TABLE ROMDATA F15OrAM3MsrWorkaroundTable = {
 199   AllCores,
 200   (sizeof (F15OrAM3MsrWorkarounds) / sizeof (TABLE_ENTRY_FIELDS)),
 201   (TABLE_ENTRY_FIELDS *) &F15OrAM3MsrWorkarounds,
 202 };
 203
 204 /*---------------------------------------------------------------------------------------*/
 205 /**
 206  * A Family Specific Workaround method, to disable the microcode workaround for Erratum #671
 207  *
 208  * \@TableTypeFamSpecificInstances.
 209  *
 210  * @param[in]     Data       The table data value, for example to indicate which CPU and Platform types matched.
 211  * @param[in]     StdHeader  Config params for library, services.
 212  */
 213 VOID
 214 F15OrDisUcodeWorkaroundForErratum671 (
 215   IN       UINT32              Data,
 216   IN       AMD_CONFIG_PARAMS   *StdHeader
 217   )
 218 {
 219   UINT64        MsrData;
 220   UINT32        PackageType;
 221
 222   // Is this processor AM3?
 223   PackageType = LibAmdGetPackageType (StdHeader);
 224
 225   if (PackageType == PACKAGE_TYPE_AM3r2) {
 226     // Apply the enhancement.
 227     LibAmdMsrRead (0xC0011000, &MsrData, StdHeader);
 228     MsrData = (MsrData | BIT17);
 229     LibAmdMsrWrite (0xC0011000, &MsrData, StdHeader);
 230   }
 231 }
 232
 233
 234