src/vendorcode/amd/agesa/f12/Proc/Fch/Usb/XhciRecovery.c

   1 /* $NoKeywords:$ */
   2 /**
   3  * @file
   4  *
   5  * Config Fch Xhci controller
   6  *
   7  * Init Xhci Controller features (PEI phase).
   8  *
   9  * @xrefitem bom "File Content Label" "Release Content"
  10  * @e project:     AGESA
  11  * @e sub-project: FCH
  12  * @e \$Revision: 44324 $   @e \$Date: 2010-12-22 01:16:51 -0800 (Wed, 22 Dec 2010) $
  13  *
  14  */
  15 /*
  16 *****************************************************************************
  17 *
  18 * Copyright (c) 2011, Advanced Micro Devices, Inc.
  19  * All rights reserved.
  20  *
  21  * Redistribution and use in source and binary forms, with or without
  22  * modification, are permitted provided that the following conditions are met:
  23  *     * Redistributions of source code must retain the above copyright
  24  *       notice, this list of conditions and the following disclaimer.
  25  *     * Redistributions in binary form must reproduce the above copyright
  26  *       notice, this list of conditions and the following disclaimer in the
  27  *       documentation and/or other materials provided with the distribution.
  28  *     * Neither the name of Advanced Micro Devices, Inc. nor the names of
  29  *       its contributors may be used to endorse or promote products derived
  30  *       from this software without specific prior written permission.
  31  *
  32  * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS" AND
  33  * ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE IMPLIED
  34  * WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE
  35  * DISCLAIMED. IN NO EVENT SHALL ADVANCED MICRO DEVICES, INC. BE LIABLE FOR ANY
  36  * DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES
  37  * (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES;
  38  * LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND
  39  * ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT
  40  * (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE OF THIS
  41  * SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
  42 ****************************************************************************
  43 */
  44 #include "FchPlatform.h"
  45 #include "Filecode.h"
  46 #define FILECODE PROC_FCH_USB_XHCIRECOVERY_FILECODE
  47
  48 /**
  49  * XhciIndirectRegInit - Config XHCI Indirect Registers
  50  *
  51  *
  52  *
  53  * @param[in] StdHeader AMD Standard Header
  54  *
  55  */
  56 VOID
  57 XhciIndirectRegInit (
  58   IN       AMD_CONFIG_PARAMS *StdHeader
  59   )
  60 {
  61   //
  62   // SuperSpeed PHY Configuration (adaptation mode setting)
  63   //
  64   RwXhciIndReg ( FCH_XHCI_IND_REG94, 0xFFFFFC00, 0x00000021, StdHeader);
  65   RwXhciIndReg ( FCH_XHCI_IND_REGD4, 0xFFFFFC00, 0x00000021, StdHeader);
  66   //
  67   // SuperSpeed PHY Configuration (CR phase and frequency filter settings)
  68   //
  69   RwXhciIndReg ( FCH_XHCI_IND_REG98, 0xFFFFFFC0, 0x0000000A, StdHeader);
  70   RwXhciIndReg ( FCH_XHCI_IND_REGD8, 0xFFFFFFC0, 0x0000000A, StdHeader);
  71   //
  72   // BLM Meaasge
  73   //
  74   RwXhciIndReg ( FCH_XHCI_IND_REG00, 0xF8FFFFFF, 0x07000000, StdHeader);
  75   //
  76   // xHCI USB 2.0 PHY Settings
  77   // Step 1 is done by hardware default
  78   // Step 2
  79   RwXhciIndReg ( FCH_XHCI_IND60_REG00, ~ BIT12, BIT12, StdHeader);
  80   // Step 3
  81   RwXhciIndReg ( FCH_XHCI_IND60_REG0C, ~ ((UINT32) (0x0f << 8)), ((UINT32) (0x02 << 8)), StdHeader);
  82   RwXhciIndReg ( FCH_XHCI_IND60_REG08, ~ ((UINT32) (0xff << 8)), ((UINT32) (0x0f << 8)), StdHeader);
  83 }
  84
  85 /**
  86  * XhciA12Patch - Config XHCI A12 Fix
  87  *
  88  *
  89  */
  90 VOID
  91 XhciA12Patch (
  92   )
  93 {
  94   //
  95   // PLUG/UNPLUG of USB 2.0 devices make the XHCI USB 2.0 ports unfunctional - fix enable
  96   // ACPI_USB3.0_REG 0x20[12:11] = 2'b11
  97   RwMem (ACPI_MMIO_BASE + XHCI_BASE + XHCI_ACPI_MMIO_AMD_REG20, AccessWidth32, ~((UINT32) (0x3 << 11)), (UINT32) (0x3 << 11));
  98   //
  99   // XHC 2 USB2 ports interactional issue - fix enable
 100   // ACPI_USB3.0_REG 0x20[16] = 1'b1
 101   RwMem (ACPI_MMIO_BASE + XHCI_BASE + XHCI_ACPI_MMIO_AMD_REG20, AccessWidth32, ~((UINT32) (0x1 << 16)), (UINT32) (0x1 << 16));
 102   //
 103   // XHC USB2.0 Ports suspend Enhancement
 104   // ACPI_USB3.0_REG 0x20[15] = 1'b1
 105   //
 106   RwMem (ACPI_MMIO_BASE + XHCI_BASE + XHCI_ACPI_MMIO_AMD_REG20, AccessWidth32, ~((UINT32) (0x1 << 15)), (UINT32) (0x1 << 15));
 107   //
 108   // XHC HS/FS IN Data Buffer Underflow issue - fix enable
 109   // ACPI_USB3.0_REG 0x20[19:18] = 2'b11
 110   //
 111   RwMem (ACPI_MMIO_BASE + XHCI_BASE + XHCI_ACPI_MMIO_AMD_REG20, AccessWidth32, ~((UINT32) (0x3 << 18)), (UINT32) (0x3 << 18));
 112   //
 113   // XHC stuck in U3 after system resuming from S3 -fix enable
 114   // ACPI_USB3.0_REG 0x98[19] = 1'b1
 115   //
 116   RwMem (ACPI_MMIO_BASE + XHCI_BASE + XHCI_ACPI_MMIO_AMD_REG98, AccessWidth32, ~((UINT32) (0x1 << 19)), (UINT32) (0x1 << 19));
 117   //
 118   // Change XHC1 ( Dev 16 function 1) Interrupt Pin register to INTB# - Fix enable
 119   // ACPI_PMIO_F0[18] =1
 120   //
 121   RwMem (ACPI_MMIO_BASE + PMIO_BASE + FCH_PMIOA_REGF0, AccessWidth32, ~((UINT32) (0x1 << 18)), (UINT32) (0x1 << 18));
 122   //
 123   // EHCI3/OHCI3 blocks Blink Global Clock Gating when EHCI/OHCI Dev 22 fn 0/2 are disabled
 124   // ACPI_PMIO_F0[13] =1
 125   //
 126   RwMem (ACPI_MMIO_BASE + PMIO_BASE + FCH_PMIOA_REGF0, AccessWidth32, ~((UINT32) (0x1 << 13)), (UINT32) (0x1 << 13));
 127   //
 128   // Access register through JTAG fail when switch from XHCI to EHCI/OHCI - Fix enable
 129   // ACPI_PMIO_F0[17] =1
 130   //
 131   RwMem (ACPI_MMIO_BASE + PMIO_BASE + FCH_PMIOA_REGF0, AccessWidth32, ~((UINT32) (0x1 << 17)), (UINT32) (0x1 << 17));
 132   //
 133   // USB leakage current on differential lines when ports are switched to XHCI - Fix enable
 134   // ACPI_PMIO_F0[14] =1
 135   //
 136   RwMem (ACPI_MMIO_BASE + PMIO_BASE + FCH_PMIOA_REGF0, AccessWidth32, ~((UINT32) (0x1 << 14)), (UINT32) (0x1 << 14));
 137 }
 138
 139 /**
 140  * IsItLpcRom - Is LPC Rom?
 141  *
 142  *
 143  * @retval  TRUE or FALSE
 144  *
 145  */
 146 BOOLEAN
 147 IsItLpcRom (
 148   OUT VOID
 149   )
 150 {
 151   return ( (BOOLEAN) ((ACPIMMIO32 (ACPI_MMIO_BASE + MISC_BASE + FCH_MISC_REG80) & BIT1) == 0) );
 152 }
 153
 154 /**
 155  * Is UMI in x1-Lane and GEN1 Mode?
 156  *
 157  *
 158  * @retval  TRUE or FALSE
 159  *
 160  */
 161 BOOLEAN
 162 IsUmiX1LaneGen1Mode (
 163   IN       AMD_CONFIG_PARAMS *StdHeader
 164   )
 165 {
 166   UINT32   AbValue;
 167
 168   AbValue = ReadAlink ((UINT32) (FCH_AX_CFG_REG68), StdHeader);
 169   AbValue >>= 16;
 170   if (((AbValue & 0x0f) == 1) && ((AbValue & 0x03f0) == 0x0010)) {
 171     return (TRUE);
 172   } else {
 173     return (FALSE);
 174   }
 175 }
 176
 177 /**
 178  * FchXhciEarlyInit - Config XHCI controller in recovery mode
 179  *
 180  *
 181  */
 182 VOID
 183 FchXhciEarlyInit (
 184   IN       AMD_CONFIG_PARAMS       *StdHeader
 185   )
 186 {
 187   UINT16                BcdAddress;
 188   UINT16                BcdSize;
 189   UINT16                AcdAddress;
 190   UINT16                AcdSize;
 191   UINT16                FwAddress;
 192   UINT16                FwSize;
 193   UINTN                 XhciFwStarting;
 194   UINT32                SpiValidBase;
 195   UINT32                RegData;
 196   UINT16                Index;
 197
 198   RwMem (ACPI_MMIO_BASE + XHCI_BASE + XHCI_ACPI_MMIO_AMD_REG00, AccessWidth32, 0x00000000, 0x00400700);
 199   FchStall (20, StdHeader);
 200
 201   //
 202   // Get ROM SIG starting address for USB firmware starting address (offset 0x0C to SIG address)
 203   //
 204   GetRomSigPtr (&XhciFwStarting, StdHeader);
 205
 206   if (XhciFwStarting == 0) {
 207     return;
 208   }
 209   XhciFwStarting = ACPIMMIO32 (XhciFwStarting + FW_TO_SIGADDR_OFFSET);
 210   if (IsItLpcRom ()) {
 211   //
 212   //XHCI firmware re-load
 213   //
 214     RwPci ((LPC_BUS_DEV_FUN << 16) + FCH_LPC_REGCC, AccessWidth32, ~BIT2, (BIT2 + BIT1 + BIT0), StdHeader);
 215     RwPci ((LPC_BUS_DEV_FUN << 16) + FCH_LPC_REGCC, AccessWidth32, 0x00000FFF, (UINT32) (XhciFwStarting), StdHeader);
 216   }
 217   //
 218   // Enable SuperSpeed receive special error case logic. 0x20 bit8
 219   // Enable USB2.0 RX_Valid Synchronization. 0x20 bit9
 220   // Enable USB2.0 DIN/SE0 Synchronization. 0x20 bit10
 221   //
 222   RwMem (ACPI_MMIO_BASE + XHCI_BASE + XHCI_ACPI_MMIO_AMD_REG20, AccessWidth32, 0xFFFFF8FF, 0x00000700);
 223   //
 224   // SuperSpeed PHY Configuration (adaptation timer setting)
 225   //
 226   RwMem (ACPI_MMIO_BASE + XHCI_BASE + XHCI_ACPI_MMIO_AMD_REG90, AccessWidth32, 0xFFF00000, 0x000AAAAA);
 227   //RwMem (ACPI_MMIO_BASE + XHCI_BASE + XHCI_ACPI_MMIO_AMD_REG90 + 0x40, AccessWidth32, 0xFFF00000, 0x000AAAAA);
 228
 229   //
 230   // Step 1. to enable Xhci IO and Firmware load mode
 231   //
 232   RwMem (ACPI_MMIO_BASE + XHCI_BASE + XHCI_ACPI_MMIO_AMD_REG00, AccessWidth32, 0xF0FFFFFC, 0x00000003);
 233   RwMem (ACPI_MMIO_BASE + XHCI_BASE + XHCI_ACPI_MMIO_AMD_REG00, AccessWidth32, 0xEFFFFFFF, 0x10000000);
 234
 235   //
 236   // Step 2. to read a portion of the USB3_APPLICATION_CODE from BIOS ROM area and program certain registers.
 237   //
 238   RwMem (ACPI_MMIO_BASE + XHCI_BASE + XHCI_ACPI_MMIO_AMD_REGA0, AccessWidth32, 0x00000000, (SPI_HEAD_LENGTH << 16));
 239
 240   BcdAddress = ACPIMMIO16 (XhciFwStarting + BCD_ADDR_OFFSET);
 241   BcdSize = ACPIMMIO16 (XhciFwStarting + BCD_SIZE_OFFSET);
 242   RwMem (ACPI_MMIO_BASE + XHCI_BASE + XHCI_ACPI_MMIO_AMD_REGA4, AccessWidth16, 0x0000, BcdAddress);
 243   RwMem (ACPI_MMIO_BASE + XHCI_BASE + XHCI_ACPI_MMIO_AMD_REGA4 + 2, AccessWidth16, 0x0000, BcdSize);
 244
 245   AcdAddress = ACPIMMIO16 (XhciFwStarting + ACD_ADDR_OFFSET);
 246   AcdSize = ACPIMMIO16 (XhciFwStarting + ACD_SIZE_OFFSET);
 247   RwMem (ACPI_MMIO_BASE + XHCI_BASE + XHCI_ACPI_MMIO_AMD_REGA8, AccessWidth16, 0x0000, AcdAddress);
 248   RwMem (ACPI_MMIO_BASE + XHCI_BASE + XHCI_ACPI_MMIO_AMD_REGA8 + 2, AccessWidth16, 0x0000, AcdSize);
 249
 250   SpiValidBase = SPI_BASE2 (XhciFwStarting + 4) | SPI_BAR0_VLD | SPI_BASE0 | SPI_BAR1_VLD | SPI_BASE1 | SPI_BAR2_VLD;
 251   RwMem (ACPI_MMIO_BASE + XHCI_BASE + XHCI_ACPI_MMIO_AMD_REGB0, AccessWidth32, 0x00000000, SpiValidBase);
 252   //
 253   //   Copy Type0/1/2 data block from ROM image to MMIO starting from 0xC0
 254   //
 255   for (Index = 0; Index < SPI_HEAD_LENGTH; Index++) {
 256     RwMem (ACPI_MMIO_BASE + XHCI_BASE + XHCI_ACPI_MMIO_AMD_REGC0 + Index, AccessWidth8, 0, ACPIMMIO8 (XhciFwStarting + Index));
 257   }
 258
 259   for (Index = 0; Index < BcdSize; Index++) {
 260     RwMem (ACPI_MMIO_BASE + XHCI_BASE + XHCI_ACPI_MMIO_AMD_REGC0 + SPI_HEAD_LENGTH + Index, AccessWidth8, 0, ACPIMMIO8 (XhciFwStarting + BcdAddress + Index));
 261   }
 262
 263   for (Index = 0; Index < AcdSize; Index++) {
 264     RwMem (ACPI_MMIO_BASE + XHCI_BASE + XHCI_ACPI_MMIO_AMD_REGC0 + SPI_HEAD_LENGTH + BcdSize + Index, AccessWidth8, 0, ACPIMMIO8 (XhciFwStarting + AcdAddress + Index));
 265   }
 266
 267   //
 268   // Step 3. to enable the instruction RAM preload functionality.
 269   //
 270   FwAddress = ACPIMMIO16 (XhciFwStarting + FW_ADDR_OFFSET);
 271   RwMem (ACPI_MMIO_BASE + XHCI_BASE + XHCI_ACPI_MMIO_AMD_REGB4, AccessWidth16, 0x0000, ACPIMMIO16 (XhciFwStarting + FwAddress));
 272   FwAddress += 2;
 273   RwMem (ACPI_MMIO_BASE + XHCI_BASE + XHCI_ACPI_MMIO_AMD_REG04, AccessWidth16, 0x0000, FwAddress);
 274
 275   FwSize = ACPIMMIO16 (XhciFwStarting + FW_SIZE_OFFSET);
 276   RwMem (ACPI_MMIO_BASE + XHCI_BASE + XHCI_ACPI_MMIO_AMD_REG04 + 2, AccessWidth16, 0x0000, FwSize);
 277   //
 278   //   Set the starting address offset for Instruction RAM preload.
 279   //
 280   RwMem (ACPI_MMIO_BASE + XHCI_BASE + XHCI_ACPI_MMIO_AMD_REG08, AccessWidth16, 0x0000, 0);
 281
 282   RwMem (ACPI_MMIO_BASE + XHCI_BASE + XHCI_ACPI_MMIO_AMD_REG00, AccessWidth32, ~BIT29, BIT29);
 283
 284   for (;;) {
 285     ReadMem (ACPI_MMIO_BASE + XHCI_BASE + XHCI_ACPI_MMIO_AMD_REG00 , AccessWidth32, &RegData);
 286     if (RegData & BIT30) break;
 287   }
 288   RwMem (ACPI_MMIO_BASE + XHCI_BASE + XHCI_ACPI_MMIO_AMD_REG00, AccessWidth32, ~BIT29, 0);
 289
 290   //
 291   // Step 4. to release resets in XHCI_ACPI_MMIO_AMD_REG00. wait for USPLL to lock by polling USPLL lock.
 292   //
 293
 294   RwMem (ACPI_MMIO_BASE + XHCI_BASE + XHCI_ACPI_MMIO_AMD_REG00, AccessWidth32, ~U3PLL_RESET, 0);       ///Release U3PLLreset
 295   for (;;) {
 296     ReadMem (ACPI_MMIO_BASE + XHCI_BASE + XHCI_ACPI_MMIO_AMD_REG00 , AccessWidth32, &RegData);
 297     if (RegData & U3PLL_LOCK) break;
 298   }
 299
 300   RwMem (ACPI_MMIO_BASE + XHCI_BASE + XHCI_ACPI_MMIO_AMD_REG00, AccessWidth32, ~U3PHY_RESET, 0);       ///Release U3PHY
 301   RwMem (ACPI_MMIO_BASE + XHCI_BASE + XHCI_ACPI_MMIO_AMD_REG00, AccessWidth32, ~U3CORE_RESET, 0);      ///Release core reset
 302
 303   //
 304   // SuperSpeed PHY Configuration
 305   //
 306   //RwMem (ACPI_MMIO_BASE + XHCI_BASE + XHCI_ACPI_MMIO_AMD_REG90, AccessWidth32, 0xFFF00000, 0x000AAAAA);
 307   //RwMem (ACPI_MMIO_BASE + XHCI_BASE + XHCI_ACPI_MMIO_AMD_REGD0, AccessWidth32, 0xFFF00000, 0x000AAAAA);
 308
 309   XhciIndirectRegInit (StdHeader);
 310
 311   RwMem (ACPI_MMIO_BASE + PMIO_BASE + FCH_PMIOA_REGEF, AccessWidth8, ~(BIT4 + BIT5), 0);                /// Disable Device 22
 312   RwMem (ACPI_MMIO_BASE + PMIO_BASE + FCH_PMIOA_REGEF, AccessWidth8, ~(BIT7), BIT7);                    /// Enable 2.0 devices
 313   RwMem (ACPI_MMIO_BASE + XHCI_BASE + XHCI_ACPI_MMIO_AMD_REG00, AccessWidth32, ~(BIT21), BIT21);
 314   //
 315   // Step 5.
 316   //
 317   RwMem (ACPI_MMIO_BASE + XHCI_BASE + XHCI_ACPI_MMIO_AMD_REG00, AccessWidth32, ~(BIT17 + BIT18 + BIT19), BIT17 + BIT18);
 318
 319   XhciA12Patch ();
 320
 321   //
 322   // UMI Lane Configuration Information for XHCI Firmware to Calculate the Bandwidth for USB 3.0 ISOC Devices
 323   //
 324   if (!(IsUmiX1LaneGen1Mode (StdHeader))) {
 325     RwMem (ACPI_MMIO_BASE + XHCI_BASE + XHCI_ACPI_MMIO_AMD_REG20, AccessWidth32, ~(BIT25 + BIT24), BIT24);
 326   }
 327   // RPR 8.23 FS/LS devices not functional after resume from S4 fix enable (SB02699)
 328   RwMem (ACPI_MMIO_BASE + XHCI_BASE + XHCI_ACPI_MMIO_AMD_REG20, AccessWidth32, ~(BIT22), BIT22);
 329   // RPR 8.24 XHC USB2.0 Hub disable issue fix enable (SB02702)
 330   RwMem (ACPI_MMIO_BASE + XHCI_BASE + XHCI_ACPI_MMIO_AMD_REGB4, AccessWidth32, ~(BIT20), BIT20);
 331 }
 332