src/southbridge/via/vt8237r/vt8237r_lpc.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007, 2008 Rudolf Marek <r.marek@assembler.cz>
   5  * Copyright (C) 2009 Jon Harrison <bothlyn@blueyonder.co.uk>
   6  *
   7  * This program is free software; you can redistribute it and/or modify
   8  * it under the terms of the GNU General Public License as published by
   9  * the Free Software Foundation; version 2 of the License.
  10  *
  11  * This program is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14  * GNU General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU General Public License
  17  * along with this program; if not, write to the Free Software
  18  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  19  */
  20
  21 /* Inspiration from other VIA SB code. */
  22
  23 #include <arch/io.h>
  24 #include <console/console.h>
  25 #include <device/device.h>
  26 #include <device/pci.h>
  27 #include <device/pci_ids.h>
  28 #include <pc80/mc146818rtc.h>
  29 #include <arch/ioapic.h>
  30 #include <cpu/x86/lapic.h>
  31 #include <pc80/keyboard.h>
  32 #include <pc80/i8259.h>
  33 #include <stdlib.h>
  34 #include "vt8237r.h"
  35 #include "chip.h"
  36
  37 static void southbridge_init_common(struct device *dev);
  38
  39 #if CONFIG_EPIA_VT8237R_INIT
  40                    /* Interrupts for  INT# A   B   C   D */
  41 static const unsigned char pciIrqs[4]  = { 10, 11, 12, 0};
  42
  43             /* Interrupt Assignments for Pins   1   2   3   4  */
  44 static const unsigned char sataPins[4] =     { 'A','B','C','D'};
  45 static const unsigned char vgaPins[4] =      { 'A','B','C','D'};
  46 static const unsigned char usbPins[4] =      { 'A','B','C','D'};
  47 static const unsigned char enetPins[4] =     { 'A','B','C','D'};
  48 static const unsigned char vt8237Pins[4] =   { 'A','B','C','D'};
  49 static const unsigned char slotPins[4] =     { 'C','D','A','B'};
  50 static const unsigned char riserPins[4] =    { 'D','C','B','A'};
  51
  52 static unsigned char *pin_to_irq(const unsigned char *pin)
  53 {
  54         static unsigned char Irqs[4];
  55         int i;
  56         for (i = 0 ; i < 4 ; i++)
  57                 Irqs[i] = pciIrqs[ pin[i] - 'A' ];
  58
  59         return Irqs;
  60 }
  61 #endif
  62
  63 /** Set up PCI IRQ routing, route everything through APIC. */
  64 static void pci_routing_fixup(struct device *dev)
  65 {
  66 #if CONFIG_EPIA_VT8237R_INIT
  67         device_t pdev;
  68         u8 reg;
  69 #endif
  70
  71         /* PCI PNP Interrupt Routing INTE/F - disable */
  72         pci_write_config8(dev, 0x44, 0x00);
  73
  74         /* PCI PNP Interrupt Routing INTG/H - disable */
  75         pci_write_config8(dev, 0x45, 0x00);
  76
  77         /* Gate Interrupts until RAM Writes are flushed */
  78         pci_write_config8(dev, 0x49, 0x20);
  79
  80 #if CONFIG_EPIA_VT8237R_INIT
  81
  82         /* Share INTE-INTH with INTA-INTD as per stock BIOS. */
  83         pci_write_config8(dev, 0x46, 0x00);
  84
  85         /* setup PCI IRQ routing (For PCI Slot)*/
  86         pci_write_config8(dev, 0x55, pciIrqs[0] << 4);
  87         pci_write_config8(dev, 0x56, pciIrqs[1] | (pciIrqs[2] << 4) );
  88         pci_write_config8(dev, 0x57, pciIrqs[3] << 4);
  89
  90         /* PCI Routing Fixup */
  91
  92         //Setup MiniPCI Slot
  93         pci_assign_irqs(0, 0x14, pin_to_irq(slotPins));
  94
  95         // Via 2 slot riser card 2nd slot
  96         pci_assign_irqs(0, 0x13, pin_to_irq(riserPins));
  97
  98         //Setup USB
  99         pci_assign_irqs(0, 0x10, pin_to_irq(usbPins));
 100
 101         //Setup VT8237R Sound
 102         pci_assign_irqs(0, 0x11, pin_to_irq(vt8237Pins));
 103
 104         //Setup Ethernet
 105         pci_assign_irqs(0, 0x12, pin_to_irq(enetPins));
 106
 107         //Setup VGA
 108         pci_assign_irqs(1, 0x00, pin_to_irq(vgaPins));
 109
 110         /* APIC Routing Fixup */
 111
 112         // Setup SATA
 113         pdev = dev_find_device(PCI_VENDOR_ID_VIA,
 114                                 PCI_DEVICE_ID_VIA_VT6420_SATA, 0);
 115         pci_write_config8(pdev, PCI_INTERRUPT_PIN, 0x02);
 116         pci_assign_irqs(0, 0x0f, pin_to_irq(sataPins));
 117
 118
 119         // Setup PATA Override
 120         pdev = dev_find_device(PCI_VENDOR_ID_VIA,
 121                                 PCI_DEVICE_ID_VIA_82C586_1, 0);
 122         pci_write_config8(pdev, PCI_INTERRUPT_PIN, 0x01);
 123         pci_write_config8(pdev, PCI_INTERRUPT_LINE, 0xFF);
 124
 125 #else
 126         /* Route INTE-INTH through registers above, no map to INTA-INTD. */
 127         pci_write_config8(dev, 0x46, 0x10);
 128
 129         /* PCI Interrupt Polarity */
 130         pci_write_config8(dev, 0x54, 0x00);
 131
 132         /* PCI INTA# Routing */
 133         pci_write_config8(dev, 0x55, 0x00);
 134
 135         /* PCI INTB#/C# Routing */
 136         pci_write_config8(dev, 0x56, 0x00);
 137
 138         /* PCI INTD# Routing */
 139         pci_write_config8(dev, 0x57, 0x00);
 140 #endif
 141 }
 142
 143
 144
 145 /**
 146  * Set up the power management capabilities directly into ACPI mode.
 147  * This avoids having to handle any System Management Interrupts (SMIs).
 148  */
 149
 150 extern u8 acpi_slp_type;
 151
 152
 153 static void setup_pm(device_t dev)
 154 {
 155         u16 tmp;
 156         /* Debounce LID and PWRBTN# Inputs for 16ms. */
 157         pci_write_config8(dev, 0x80, 0x20);
 158
 159         /* Set ACPI base address to I/O VT8237R_ACPI_IO_BASE. */
 160         pci_write_config16(dev, 0x88, VT8237R_ACPI_IO_BASE | 0x1);
 161
 162         /* Set ACPI to 9, must set IRQ 9 override to level! Set PSON gating. */
 163         pci_write_config8(dev, 0x82, 0x40 | VT8237R_ACPI_IRQ);
 164
 165 #if CONFIG_EPIA_VT8237R_INIT
 166         /* Primary interupt channel, define wake events 0=IRQ0 15=IRQ15 1=en. */
 167         pci_write_config16(dev, 0x84, 0x3052);
 168 #else
 169         /* Primary interupt channel, define wake events 0=IRQ0 15=IRQ15 1=en. */
 170         pci_write_config16(dev, 0x84, 0x30b2);
 171
 172 #endif
 173         /* SMI output level to low, 7.5us throttle clock */
 174         pci_write_config8(dev, 0x8d, 0x18);
 175
 176         /* GP Timer Control 1s */
 177         pci_write_config8(dev, 0x93, 0x88);
 178
 179         /*
 180          * 7 = SMBus clock from RTC 32.768KHz
 181          * 5 = Internal PLL reset from susp disabled
 182          * 2 = GPO2 is SUSA#
 183          */
 184         pci_write_config8(dev, 0x94, 0xa0);
 185
 186         /*
 187          * 7 = stp to sust delay 1msec
 188          * 6 = SUSST# Deasserted Before PWRGD for STD
 189          * 5 = Keyboard/Mouse Swap
 190          * 4 = PWRGOOD reset on VT8237A/S
 191          * 3 = GPO26/GPO27 is GPO
 192          * 2 = Disable Alert on Lan
 193          * 1 = SUSCLK/GPO4
 194          * 0 = USB Wakeup
 195          */
 196
 197 #if CONFIG_EPIA_VT8237R_INIT
 198         pci_write_config8(dev, 0x95, 0xc2);
 199 #else
 200         pci_write_config8(dev, 0x95, 0xcc);
 201 #endif
 202
 203         /* Disable GP3 timer. */
 204         pci_write_config8(dev, 0x98, 0);
 205
 206         /* Enable ACPI accessm RTC signal gated with PSON. */
 207         pci_write_config8(dev, 0x81, 0x84);
 208
 209         /* Clear status events. */
 210         outw(0xffff, VT8237R_ACPI_IO_BASE + 0x00);
 211         outw(0xffff, VT8237R_ACPI_IO_BASE + 0x20);
 212         outw(0xffff, VT8237R_ACPI_IO_BASE + 0x28);
 213         outl(0xffffffff, VT8237R_ACPI_IO_BASE + 0x30);
 214
 215         /* Disable SCI on GPIO. */
 216         outw(0x0, VT8237R_ACPI_IO_BASE + 0x22);
 217
 218         /* Disable SMI on GPIO. */
 219         outw(0x0, VT8237R_ACPI_IO_BASE + 0x24);
 220
 221         /* Disable all global enable SMIs. */
 222         outw(0x0, VT8237R_ACPI_IO_BASE + 0x2a);
 223
 224         /* All SMI off, both IDE buses ON, PSON rising edge. */
 225         outw(0x0, VT8237R_ACPI_IO_BASE + 0x2c);
 226
 227         /* Primary activity SMI disable. */
 228         outl(0x0, VT8237R_ACPI_IO_BASE + 0x34);
 229
 230         /* GP timer reload on none. */
 231         outl(0x0, VT8237R_ACPI_IO_BASE + 0x38);
 232
 233         /* Disable extended IO traps. */
 234         outb(0x0, VT8237R_ACPI_IO_BASE + 0x42);
 235
 236         /* SCI is generated for RTC/pwrBtn/slpBtn. */
 237         tmp = inw(VT8237R_ACPI_IO_BASE + 0x04);
 238 #if CONFIG_HAVE_ACPI_RESUME == 1
 239         acpi_slp_type = ((tmp & (7 << 10)) >> 10) == 1 ? 3 : 0 ;
 240         printk(BIOS_DEBUG, "SLP_TYP type was %x %x\n", tmp, acpi_slp_type);
 241 #endif
 242         /* clear sleep */
 243         tmp &= ~(7 << 10);
 244         tmp |= 1;
 245         outw(tmp, VT8237R_ACPI_IO_BASE + 0x04);
 246 }
 247
 248 static void vt8237r_init(struct device *dev)
 249 {
 250         u8 enables;
 251
 252 #if CONFIG_EPIA_VT8237R_INIT
 253         printk(BIOS_SPEW, "Entering vt8237r_init, for EPIA.\n");
 254         /*
 255          * TODO: Looks like stock BIOS can do this but causes a hang
 256          * Enable SATA LED, disable special CPU Frequency Change -
 257          * GPIO28 GPIO22 GPIO29 GPIO23 are GPIOs.
 258          * Setup to match EPIA default
 259          * PCS0# on Pin U1
 260          */
 261         enables = pci_read_config8(dev, 0xe5);
 262         enables |= 0x23;
 263         pci_write_config8(dev, 0xe5, enables);
 264
 265         /*
 266          * Enable Flash Write Access.
 267          * Note EPIA-N Does not use REQ5 or PCISTP#(Hang)
 268          */
 269         enables = pci_read_config8(dev, 0xe4);
 270         enables |= 0x2B;
 271         pci_write_config8(dev, 0xe4, enables);
 272
 273         /* Enables Extra RTC Ports */
 274         enables = pci_read_config8(dev, 0x4E);
 275         enables |= 0x80;
 276         pci_write_config8(dev, 0x4E, enables);
 277
 278 #else
 279         printk(BIOS_SPEW, "Entering vt8237r_init.\n");
 280         /*
 281          * Enable SATA LED, disable special CPU Frequency Change -
 282          * GPIO28 GPIO22 GPIO29 GPIO23 are GPIOs.
 283          */
 284         pci_write_config8(dev, 0xe5, 0x09);
 285
 286         /* REQ5 as PCI request input - should be together with INTE-INTH. */
 287         pci_write_config8(dev, 0xe4, 0x4);
 288 #endif
 289
 290         /* Set bit 3 of 0x4f (use INIT# as CPU reset). */
 291         enables = pci_read_config8(dev, 0x4f);
 292         enables |= 0x08;
 293         pci_write_config8(dev, 0x4f, enables);
 294
 295 #if CONFIG_EPIA_VT8237R_INIT
 296         /*
 297          * Set Read Pass Write Control Enable
 298          */
 299         pci_write_config8(dev, 0x48, 0x0c);
 300 #else
 301         /*
 302          * Set Read Pass Write Control Enable
 303          * (force A2 from APIC FSB to low).
 304          */
 305         pci_write_config8(dev, 0x48, 0x8c);
 306 #endif
 307
 308         southbridge_init_common(dev);
 309
 310 #if !CONFIG_EPIA_VT8237R_INIT
 311         /* FIXME: Intel needs more bit set for C2/C3. */
 312
 313         /*
 314          * Allow SLP# signal to assert LDTSTOP_L.
 315          * Will work for C3 and for FID/VID change.
 316          */
 317         outb(0x1, VT8237R_ACPI_IO_BASE + 0x11);
 318 #endif
 319
 320         printk(BIOS_SPEW, "Leaving %s.\n", __func__);
 321 }
 322
 323 static void vt8237s_init(struct device *dev)
 324 {
 325         u32 tmp;
 326
 327         /* Put SPI base VT8237S_SPI_MEM_BASE. */
 328         tmp = pci_read_config32(dev, 0xbc);
 329         pci_write_config32(dev, 0xbc,
 330                            (VT8237S_SPI_MEM_BASE >> 8) | (tmp & 0xFF000000));
 331
 332         /*
 333          * REQ5 as PCI request input - should be together with INTE-INTH.
 334          */
 335         pci_write_config8(dev, 0xe4, 0x04);
 336
 337         /* Reduce further the STPCLK/LDTSTP signal to 5us. */
 338         pci_write_config8(dev, 0xec, 0x4);
 339
 340         /* Host Bus Power Management Control, maybe not needed */
 341         pci_write_config8(dev, 0x8c, 0x5);
 342
 343         /* Enable HPET at VT8237R_HPET_ADDR., does not work correctly on R. */
 344         pci_write_config32(dev, 0x68, (VT8237R_HPET_ADDR | 0x80));
 345
 346         southbridge_init_common(dev);
 347
 348         /* FIXME: Intel needs more bit set for C2/C3. */
 349
 350         /*
 351          * Allow SLP# signal to assert LDTSTOP_L.
 352          * Will work for C3 and for FID/VID change. FIXME FIXME, pre rev A2.
 353          */
 354         outb(0xff, VT8237R_ACPI_IO_BASE + 0x50);
 355
 356         dump_south(dev);
 357 }
 358
 359 static void vt8237_common_init(struct device *dev)
 360 {
 361         u8 enables, byte;
 362
 363         /* Enable addr/data stepping. */
 364         byte = pci_read_config8(dev, PCI_COMMAND);
 365         byte |= PCI_COMMAND_WAIT;
 366         pci_write_config8(dev, PCI_COMMAND, byte);
 367
 368 /* EPIA-N(L) Uses CN400 for BIOS Access */
 369 #if !CONFIG_EPIA_VT8237R_INIT
 370         /* Enable the internal I/O decode. */
 371         enables = pci_read_config8(dev, 0x6C);
 372         enables |= 0x80;
 373         pci_write_config8(dev, 0x6C, enables);
 374
 375         /*
 376          * ROM decode
 377          * bit range
 378          *   7 000E0000h-000EFFFFh
 379          *   6 FFF00000h-FFF7FFFFh
 380          *   5 FFE80000h-FFEFFFFFh
 381          *   4 FFE00000h-FFE7FFFFh
 382          *   3 FFD80000h-FFDFFFFFh
 383          *   2 FFD00000h-FFD7FFFFh
 384          *   1 FFC80000h-FFCFFFFFh
 385          *   0 FFC00000h-FFC7FFFFh
 386          * So 0x7f here sets ROM decode to FFC00000-FFFFFFFF or 4Mbyte.
 387          */
 388         pci_write_config8(dev, 0x41, 0x7f);
 389 #endif
 390
 391         /*
 392          * Set bit 6 of 0x40 (I/O recovery time).
 393          * IMPORTANT FIX - EISA = ECLR reg at 0x4d0! Decoding must be on so
 394          * that PCI interrupts can be properly marked as level triggered.
 395          */
 396         enables = pci_read_config8(dev, 0x40);
 397         enables |= 0x44;
 398         pci_write_config8(dev, 0x40, enables);
 399
 400         /* Line buffer control */
 401         enables = pci_read_config8(dev, 0x42);
 402         enables |= 0xf8;
 403         pci_write_config8(dev, 0x42, enables);
 404
 405         /* Delay transaction control */
 406         pci_write_config8(dev, 0x43, 0xb);
 407
 408 #if CONFIG_EPIA_VT8237R_INIT
 409         /* I/O recovery time, default IDE routing */
 410         pci_write_config8(dev, 0x4c, 0x04);
 411
 412         /* ROM memory cycles go to LPC. */
 413         pci_write_config8(dev, 0x59, 0x80);
 414
 415         /*
 416          * Bit | Meaning
 417          * -------------
 418          *   3 | Bypass APIC De-Assert Message (1=Enable)
 419          *   1 | possibly "INTE#, INTF#, INTG#, INTH# as PCI"
 420          *     | bit 1=1 works for Aaron at VIA, bit 1=0 works for jakllsch
 421          *   0 | Dynamic Clock Gating Main Switch (1=Enable)
 422          */
 423         pci_write_config8(dev, 0x5b, 0x9);
 424
 425         /* Set 0x58 to 0x42 APIC On and RTC Write Protect.*/
 426         pci_write_config8(dev, 0x58, 0x42);
 427
 428         /* Enable serial IRQ, 6PCI clocks. */
 429         pci_write_config8(dev, 0x52, 0x9);
 430 #else
 431         /* I/O recovery time, default IDE routing */
 432         pci_write_config8(dev, 0x4c, 0x44);
 433
 434         /* ROM memory cycles go to LPC. */
 435         pci_write_config8(dev, 0x59, 0x80);
 436
 437         /*
 438          * Bit | Meaning
 439          * -------------
 440          *   3 | Bypass APIC De-Assert Message (1=Enable)
 441          *   1 | possibly "INTE#, INTF#, INTG#, INTH# as PCI"
 442          *     | bit 1=1 works for Aaron at VIA, bit 1=0 works for jakllsch
 443          *   0 | Dynamic Clock Gating Main Switch (1=Enable)
 444          */
 445         pci_write_config8(dev, 0x5b, 0xb);
 446
 447         /* Set 0x58 to 0x43 APIC and RTC. */
 448         pci_write_config8(dev, 0x58, 0x43);
 449
 450         /* Enable serial IRQ, 6PCI clocks. */
 451         pci_write_config8(dev, 0x52, 0x9);
 452
 453 #endif
 454
 455         /* Power management setup */
 456         setup_pm(dev);
 457
 458         /* Start the RTC. */
 459         rtc_init(0);
 460 }
 461
 462 static void vt8237r_read_resources(device_t dev)
 463 {
 464         struct resource *res;
 465
 466         pci_dev_read_resources(dev);
 467
 468         /* Fixed ACPI Base IO Base*/
 469         res = new_resource(dev, 0x88);
 470         res->base = VT8237R_ACPI_IO_BASE;
 471         res->size = 128;
 472         res->limit = 0xffffUL;
 473         res->flags = IORESOURCE_IO | IORESOURCE_FIXED |
 474                      IORESOURCE_STORED | IORESOURCE_ASSIGNED;
 475
 476         /* Fixed EISA ECLR I/O Regs     */
 477         res = new_resource(dev, 3);
 478         res->base = 0x4d0;
 479         res->size = 2;
 480         res->limit = 0xffffUL;
 481         res->flags = IORESOURCE_IO | IORESOURCE_FIXED |
 482                      IORESOURCE_STORED | IORESOURCE_ASSIGNED;
 483
 484         /* Fixed System Management Bus I/O Resource */
 485         res = new_resource(dev, 0xD0);
 486         res->base = VT8237R_SMBUS_IO_BASE;
 487         res->size = 16;
 488         res->limit = 0xffffUL;
 489         res->flags = IORESOURCE_IO | IORESOURCE_FIXED |
 490                      IORESOURCE_STORED | IORESOURCE_ASSIGNED;
 491
 492         /* Fixed APIC resource */
 493         res = new_resource(dev, 0x44);
 494         res->base = VT8237R_APIC_BASE;
 495         res->size = 256;
 496         res->limit = 0xffffffffUL;
 497         res->align = 8;
 498         res->gran = 8;
 499         res->flags = IORESOURCE_MEM | IORESOURCE_FIXED |
 500                      IORESOURCE_STORED | IORESOURCE_ASSIGNED;
 501
 502         res = new_resource(dev, 1);
 503         res->base = 0x0UL;
 504         res->size = 0x1000UL;
 505         res->limit = 0xffffUL;
 506         res->flags = IORESOURCE_IO | IORESOURCE_ASSIGNED | IORESOURCE_FIXED;
 507 }
 508
 509 /**
 510  * The VT8237R is not a PCI bridge and has no resources of its own (other
 511  * than standard PC I/O addresses), however it does control the ISA bus
 512  * and so we need to manually call enable childrens resources on that bus.
 513  */
 514 static void vt8237r_enable_resources(device_t dev)
 515 {
 516         pci_dev_enable_resources(dev);
 517         enable_childrens_resources(dev);
 518 }
 519
 520 static void init_keyboard(struct device *dev)
 521 {
 522         u8 regval = pci_read_config8(dev, 0x51);
 523         if (regval & 0x1)
 524                 pc_keyboard_init(0);
 525 }
 526
 527 static void southbridge_init_common(struct device *dev)
 528 {
 529         vt8237_common_init(dev);
 530         pci_routing_fixup(dev);
 531         setup_ioapic(VT8237R_APIC_BASE, VT8237R_APIC_ID);
 532         setup_i8259();
 533         init_keyboard(dev);
 534 }
 535
 536 static const struct device_operations vt8237r_lpc_ops_s = {
 537         .read_resources         = vt8237r_read_resources,
 538         .set_resources          = pci_dev_set_resources,
 539         .enable_resources       = vt8237r_enable_resources,
 540         .init                   = &vt8237s_init,
 541         .scan_bus               = scan_static_bus,
 542 };
 543
 544 static const struct device_operations vt8237r_lpc_ops_r = {
 545         .read_resources         = vt8237r_read_resources,
 546         .set_resources          = pci_dev_set_resources,
 547         .enable_resources       = vt8237r_enable_resources,
 548         .init                   = &vt8237r_init,
 549         .scan_bus               = scan_static_bus,
 550 };
 551
 552 static const struct pci_driver lpc_driver_r __pci_driver = {
 553         .ops    = &vt8237r_lpc_ops_r,
 554         .vendor = PCI_VENDOR_ID_VIA,
 555         .device = PCI_DEVICE_ID_VIA_VT8237R_LPC,
 556 };
 557
 558 static const struct pci_driver lpc_driver_s __pci_driver = {
 559         .ops    = &vt8237r_lpc_ops_s,
 560         .vendor = PCI_VENDOR_ID_VIA,
 561         .device = PCI_DEVICE_ID_VIA_VT8237S_LPC,
 562 };