src/southbridge/nvidia/ck804/ck804_early_setup_car.c

   1 /*
   2  * Copyright 2004 Tyan Computer
   3  *  by yhlu@tyan.com
   4  * 2005.12 yhlu make it for car so it could support more ck804s
   5  */
   6
   7 static int set_ht_link_ck804(uint8_t ht_c_num)
   8 {
   9         unsigned vendorid = 0x10de;
  10         unsigned val = 0x01610169;
  11         return set_ht_link_buffer_counts_chain(ht_c_num, vendorid, val);
  12 }
  13
  14 static void setup_ss_table(unsigned index, unsigned where, unsigned control,
  15                            const unsigned int *register_values, int max)
  16 {
  17         int i;
  18         unsigned val;
  19
  20         val = inl(control);
  21         val &= 0xfffffffe;
  22         outl(val, control);
  23
  24         outl(0, index);
  25
  26         for (i = 0; i < max; i++) {
  27                 unsigned long reg;
  28                 reg = register_values[i];
  29                 outl(reg, where);
  30         }
  31         val = inl(control);
  32         val |= 1;
  33         outl(val, control);
  34 }
  35
  36 #define ANACTRL_IO_BASE 0x3000
  37 #define ANACTRL_REG_POS 0x68
  38
  39 #define SYSCTRL_IO_BASE 0x2000
  40 #define SYSCTRL_REG_POS 0x64
  41
  42 /*
  43  *      16 1 1 2 :0
  44  *       8 8 2 2 :1
  45  *       8 8 4   :2
  46  *       8 4 4 4 :3
  47  *      16 4     :4
  48 */
  49
  50 #ifndef CK804_PCI_E_X
  51 #define CK804_PCI_E_X 4
  52 #endif
  53
  54 #ifndef CK804B_PCI_E_X
  55 #define CK804B_PCI_E_X 4
  56 #endif
  57
  58 #ifndef CK804_USE_NIC
  59 #define CK804_USE_NIC 0
  60 #endif
  61
  62 #ifndef CK804_USE_ACI
  63 #define CK804_USE_ACI 0
  64 #endif
  65
  66 #define CK804_CHIP_REV 3
  67
  68 #if CONFIG_HT_CHAIN_END_UNITID_BASE < CONFIG_HT_CHAIN_UNITID_BASE
  69 #define CK804_DEVN_BASE CONFIG_HT_CHAIN_END_UNITID_BASE
  70 #else
  71 #define CK804_DEVN_BASE CONFIG_HT_CHAIN_UNITID_BASE
  72 #endif
  73
  74 #if CONFIG_SB_HT_CHAIN_UNITID_OFFSET_ONLY == 1
  75 #define CK804B_DEVN_BASE 1
  76 #else
  77 #define CK804B_DEVN_BASE CK804_DEVN_BASE
  78 #endif
  79
  80 static void ck804_early_set_port(unsigned ck804_num, unsigned *busn,
  81                                  unsigned *io_base)
  82 {
  83         static const unsigned int ctrl_devport_conf[] = {
  84                 PCI_ADDR(0, 0x1, 0, ANACTRL_REG_POS), ~(0x0000ff00), ANACTRL_IO_BASE,
  85                 PCI_ADDR(0, 0x1, 0, SYSCTRL_REG_POS), ~(0x0000ff00), SYSCTRL_IO_BASE,
  86         };
  87
  88         int j;
  89         for (j = 0; j < ck804_num; j++) {
  90                 u32 dev;
  91                 if (busn[j] == 0)       //sb chain
  92                         dev = PCI_DEV(busn[j], CK804_DEVN_BASE, 0);
  93                 else
  94                         dev = PCI_DEV(busn[j], CK804B_DEVN_BASE, 0);
  95                 setup_resource_map_offset(ctrl_devport_conf,
  96                                           ARRAY_SIZE(ctrl_devport_conf), dev,
  97                                           io_base[j]);
  98         }
  99 }
 100
 101 static void ck804_early_clear_port(unsigned ck804_num, unsigned *busn,
 102                                    unsigned *io_base)
 103 {
 104         static const unsigned int ctrl_devport_conf_clear[] = {
 105                 PCI_ADDR(0, 0x1, 0, ANACTRL_REG_POS), ~(0x0000ff00), 0,
 106                 PCI_ADDR(0, 0x1, 0, SYSCTRL_REG_POS), ~(0x0000ff00), 0,
 107         };
 108
 109         int j;
 110         for (j = 0; j < ck804_num; j++) {
 111                 u32 dev;
 112                 if (busn[j] == 0)       //sb chain
 113                         dev = PCI_DEV(busn[j], CK804_DEVN_BASE, 0);
 114                 else
 115                         dev = PCI_DEV(busn[j], CK804B_DEVN_BASE, 0);
 116                 setup_resource_map_offset(ctrl_devport_conf_clear,
 117                                           ARRAY_SIZE(ctrl_devport_conf_clear), dev,
 118                                           io_base[j]);
 119         }
 120 }
 121
 122 static void ck804_early_setup(unsigned ck804_num, unsigned *busn,
 123                               unsigned *io_base)
 124 {
 125         static const unsigned int ctrl_conf_master[] = {
 126                 RES_PCI_IO, PCI_ADDR(0, 1, 2, 0x8c), 0xffff0000, 0x00009880,
 127                 RES_PCI_IO, PCI_ADDR(0, 1, 2, 0x90), 0xffff000f, 0x000074a0,
 128                 RES_PCI_IO, PCI_ADDR(0, 1, 2, 0xa0), 0xfffff0ff, 0x00000a00,
 129                 RES_PCI_IO, PCI_ADDR(0, 1, 2, 0xac), 0xffffff00, 0x00000000,
 130
 131                 RES_PCI_IO, PCI_ADDR(0, 0, 0, 0x48), 0xfffffffd, 0x00000002,
 132                 RES_PCI_IO, PCI_ADDR(0, 0, 0, 0x74), 0xfffff00f, 0x000009d0,
 133                 RES_PCI_IO, PCI_ADDR(0, 0, 0, 0x8c), 0xffff0000, 0x0000007f,
 134                 RES_PCI_IO, PCI_ADDR(0, 0, 0, 0xcc), 0xfffffff8, 0x00000003,
 135                 RES_PCI_IO, PCI_ADDR(0, 0, 0, 0xd0), 0xff000000, 0x00000000,
 136                 RES_PCI_IO, PCI_ADDR(0, 0, 0, 0xd4), 0xff000000, 0x00000000,
 137                 RES_PCI_IO, PCI_ADDR(0, 0, 0, 0xd8), 0xff000000, 0x00000000,
 138                 RES_PCI_IO, PCI_ADDR(0, 0, 0, 0xdc), 0x7f000000, 0x00000000,
 139
 140                 RES_PCI_IO, PCI_ADDR(0, 1, 0, 0xf0), 0xfffffffd, 0x00000002,
 141                 RES_PCI_IO, PCI_ADDR(0, 1, 0, 0xf8), 0xffffffcf, 0x00000010,
 142
 143                 RES_PCI_IO, PCI_ADDR(0, 9, 0, 0x40), 0xfff8ffff, 0x00030000,
 144                 RES_PCI_IO, PCI_ADDR(0, 9, 0, 0x4c), 0xfe00ffff, 0x00440000,
 145                 RES_PCI_IO, PCI_ADDR(0, 9, 0, 0x74), 0xffffffc0, 0x00000000,
 146
 147 #ifdef CK804_MB_SETUP
 148                 CK804_MB_SETUP
 149 #endif
 150
 151                 RES_PCI_IO, PCI_ADDR(0, 1, 0, 0x78), 0xc0ffffff, 0x19000000,
 152                 RES_PCI_IO, PCI_ADDR(0, 1, 0, 0xe0), 0xfffffeff, 0x00000100,
 153
 154                 RES_PORT_IO_32, ANACTRL_IO_BASE + 0x20, 0xe00fffff, 0x11000000,
 155                 RES_PORT_IO_32, ANACTRL_IO_BASE + 0x24, 0xc3f0ffff, 0x24040000,
 156                 RES_PORT_IO_32, ANACTRL_IO_BASE + 0x80, 0x8c3f04df, 0x51407120,
 157                 RES_PORT_IO_32, ANACTRL_IO_BASE + 0x84, 0xffffff8f, 0x00000010,
 158                 RES_PORT_IO_32, ANACTRL_IO_BASE + 0x94, 0xff00ffff, 0x00c00000,
 159                 RES_PORT_IO_32, ANACTRL_IO_BASE + 0xcc, 0xf7ffffff, 0x00000000,
 160
 161                 RES_PORT_IO_32, ANACTRL_IO_BASE + 0x74, ~(0xffff), 0x0f008,
 162                 RES_PORT_IO_32, ANACTRL_IO_BASE + 0x78, ~((0xff) | (0xff << 16)), (0x41 << 16) | (0x32),
 163                 RES_PORT_IO_32, ANACTRL_IO_BASE + 0x7c, ~(0xff << 16), (0xa0 << 16),
 164
 165                 RES_PORT_IO_32, ANACTRL_IO_BASE + 0x24, 0xfcffff0f, 0x020000b0,
 166
 167         /* Activate master port on primary SATA controller. */
 168                 RES_PCI_IO, PCI_ADDR(0, 7, 0, 0x50), ~(0x1f000013), 0x15000013,
 169                 RES_PCI_IO, PCI_ADDR(0, 7, 0, 0x64), ~(0x00000001), 0x00000001,
 170                 RES_PCI_IO, PCI_ADDR(0, 7, 0, 0x68), ~(0x02000000), 0x02000000,
 171                 RES_PCI_IO, PCI_ADDR(0, 7, 0, 0x70), ~(0x000f0000), 0x00040000,
 172                 RES_PCI_IO, PCI_ADDR(0, 7, 0, 0xa0), ~(0x000001ff), 0x00000150,
 173                 RES_PCI_IO, PCI_ADDR(0, 7, 0, 0xac), ~(0xffff8f00), 0x02aa8b00,
 174                 RES_PCI_IO, PCI_ADDR(0, 7, 0, 0x7c), ~(0x00000010), 0x00000000,
 175                 RES_PCI_IO, PCI_ADDR(0, 7, 0, 0xc8), ~(0x0fff0fff), 0x000a000a,
 176                 RES_PCI_IO, PCI_ADDR(0, 7, 0, 0xd0), ~(0xf0000000), 0x00000000,
 177                 RES_PCI_IO, PCI_ADDR(0, 7, 0, 0xe0), ~(0xf0000000), 0x00000000,
 178
 179                 RES_PCI_IO, PCI_ADDR(0, 8, 0, 0x50), ~(0x1f000013), 0x15000013,
 180                 RES_PCI_IO, PCI_ADDR(0, 8, 0, 0x64), ~(0x00000001), 0x00000001,
 181                 RES_PCI_IO, PCI_ADDR(0, 8, 0, 0x68), ~(0x02000000), 0x02000000,
 182                 RES_PCI_IO, PCI_ADDR(0, 8, 0, 0x70), ~(0x000f0000), 0x00040000,
 183                 RES_PCI_IO, PCI_ADDR(0, 8, 0, 0xa0), ~(0x000001ff), 0x00000150,
 184                 RES_PCI_IO, PCI_ADDR(0, 8, 0, 0xac), ~(0xffff8f00), 0x02aa8b00,
 185                 RES_PCI_IO, PCI_ADDR(0, 8, 0, 0x7c), ~(0x00000010), 0x00000000,
 186                 RES_PCI_IO, PCI_ADDR(0, 8, 0, 0xc8), ~(0x0fff0fff), 0x000a000a,
 187                 RES_PCI_IO, PCI_ADDR(0, 8, 0, 0xd0), ~(0xf0000000), 0x00000000,
 188                 RES_PCI_IO, PCI_ADDR(0, 8, 0, 0xe0), ~(0xf0000000), 0x00000000,
 189
 190                 RES_PORT_IO_32, ANACTRL_IO_BASE + 0x04, ~((0x3ff << 0) | (0x3ff << 10)), (0x21 << 0) | (0x22 << 10),
 191
 192                 RES_PORT_IO_32, ANACTRL_IO_BASE + 0x08, ~(0xfffff), (0x1c << 10) | 0x1b,
 193
 194                 RES_PORT_IO_32, ANACTRL_IO_BASE + 0x80, ~(1 << 3), 0x00000000,
 195
 196                 RES_PORT_IO_32, ANACTRL_IO_BASE + 0xcc, ~((7 << 4) | (1 << 8)), (CK804_PCI_E_X << 4) | (1 << 8),
 197
 198 //SYSCTRL
 199                 RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0 + 8, ~(0xff), ((0 << 4) | (0 << 2) | (0 << 0)),
 200                 RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0 + 9, ~(0xff), ((0 << 4) | (1 << 2) | (1 << 0)),
 201 #if CK804_USE_NIC == 1
 202                 RES_PCI_IO, PCI_ADDR(0, 0xa, 0, 0xf8), 0xffffffbf, 0x00000040,
 203                 RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0 + 19, ~(0xff), ((0 << 4) | (1 << 2) | (0 << 0)),
 204                 RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0 + 3, ~(0xff), ((0 << 4) | (1 << 2) | (0 << 0)),
 205                 RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0 + 3, ~(0xff), ((0 << 4) | (1 << 2) | (1 << 0)),
 206                 RES_PCI_IO, PCI_ADDR(0, 1, 0, 0xe4), ~(1 << 23), (1 << 23),
 207 #endif
 208
 209 #if CK804_USE_ACI == 1
 210                 RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0 + 0x0d, ~(0xff), ((0 << 4) | (2 << 2) | (0 << 0)),
 211                 RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0 + 0x1a, ~(0xff), ((0 << 4) | (2 << 2) | (0 << 0)),
 212 #endif
 213
 214 #if CK804_NUM > 1
 215                 RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0 + 0, ~(3 << 2), (0 << 2),
 216 #endif
 217         };
 218
 219         static const unsigned int ctrl_conf_slave[] = {
 220                 RES_PCI_IO, PCI_ADDR(0, 1, 2, 0x8c), 0xffff0000, 0x00009880,
 221                 RES_PCI_IO, PCI_ADDR(0, 1, 2, 0x90), 0xffff000f, 0x000074a0,
 222                 RES_PCI_IO, PCI_ADDR(0, 1, 2, 0xa0), 0xfffff0ff, 0x00000a00,
 223
 224                 RES_PCI_IO, PCI_ADDR(0, 0, 0, 0x48), 0xfffffffd, 0x00000002,
 225                 RES_PCI_IO, PCI_ADDR(0, 0, 0, 0x74), 0xfffff00f, 0x000009d0,
 226                 RES_PCI_IO, PCI_ADDR(0, 0, 0, 0x8c), 0xffff0000, 0x0000007f,
 227                 RES_PCI_IO, PCI_ADDR(0, 0, 0, 0xcc), 0xfffffff8, 0x00000003,
 228                 RES_PCI_IO, PCI_ADDR(0, 0, 0, 0xd0), 0xff000000, 0x00000000,
 229                 RES_PCI_IO, PCI_ADDR(0, 0, 0, 0xd4), 0xff000000, 0x00000000,
 230                 RES_PCI_IO, PCI_ADDR(0, 0, 0, 0xd8), 0xff000000, 0x00000000,
 231                 RES_PCI_IO, PCI_ADDR(0, 0, 0, 0xdc), 0x7f000000, 0x00000000,
 232
 233                 RES_PCI_IO, PCI_ADDR(0, 1, 0, 0xf0), 0xfffffffd, 0x00000002,
 234                 RES_PCI_IO, PCI_ADDR(0, 1, 0, 0xf8), 0xffffffcf, 0x00000010,
 235
 236                 RES_PCI_IO, PCI_ADDR(0, 9, 0, 0x40), 0xfff8ffff, 0x00030000,
 237                 RES_PCI_IO, PCI_ADDR(0, 9, 0, 0x4c), 0xfe00ffff, 0x00440000,
 238                 RES_PCI_IO, PCI_ADDR(0, 9, 0, 0x74), 0xffffffc0, 0x00000000,
 239
 240                 RES_PCI_IO, PCI_ADDR(0, 1, 0, 0x78), 0xc0ffffff, 0x20000000,
 241                 RES_PCI_IO, PCI_ADDR(0, 1, 0, 0xe0), 0xfffffeff, 0x00000000,
 242                 RES_PCI_IO, PCI_ADDR(0, 1, 0, 0xe8), 0xffffff00, 0x000000ff,
 243
 244                 RES_PORT_IO_32, ANACTRL_IO_BASE + 0x20, 0xe00fffff, 0x11000000,
 245                 RES_PORT_IO_32, ANACTRL_IO_BASE + 0x24, 0xc3f0ffff, 0x24040000,
 246                 RES_PORT_IO_32, ANACTRL_IO_BASE + 0x80, 0x8c3f04df, 0x51407120,
 247                 RES_PORT_IO_32, ANACTRL_IO_BASE + 0x84, 0xffffff8f, 0x00000010,
 248                 RES_PORT_IO_32, ANACTRL_IO_BASE + 0x94, 0xff00ffff, 0x00c00000,
 249                 RES_PORT_IO_32, ANACTRL_IO_BASE + 0xcc, 0xf7ffffff, 0x00000000,
 250
 251                 RES_PORT_IO_32, ANACTRL_IO_BASE + 0x24, 0xfcffff0f, 0x020000b0,
 252
 253                 RES_PCI_IO, PCI_ADDR(0, 8, 0, 0x50), ~(0x1f000013), 0x15000013,
 254                 RES_PCI_IO, PCI_ADDR(0, 8, 0, 0x64), ~(0x00000001), 0x00000001,
 255                 RES_PCI_IO, PCI_ADDR(0, 8, 0, 0x68), ~(0x02000000), 0x02000000,
 256                 RES_PCI_IO, PCI_ADDR(0, 8, 0, 0x70), ~(0x000f0000), 0x00040000,
 257                 RES_PCI_IO, PCI_ADDR(0, 8, 0, 0xa0), ~(0x000001ff), 0x00000150,
 258                 RES_PCI_IO, PCI_ADDR(0, 8, 0, 0xac), ~(0xffff8f00), 0x02aa8b00,
 259                 RES_PCI_IO, PCI_ADDR(0, 8, 0, 0x7c), ~(0x00000010), 0x00000000,
 260                 RES_PCI_IO, PCI_ADDR(0, 8, 0, 0xc8), ~(0x0fff0fff), 0x000a000a,
 261                 RES_PCI_IO, PCI_ADDR(0, 8, 0, 0xd0), ~(0xf0000000), 0x00000000,
 262                 RES_PCI_IO, PCI_ADDR(0, 8, 0, 0xe0), ~(0xf0000000), 0x00000000,
 263
 264                 RES_PORT_IO_32, ANACTRL_IO_BASE + 0x04, ~((0x3ff << 0) | (0x3ff << 10)), (0x21 << 0) | (0x22 << 10),
 265
 266                 RES_PORT_IO_32, ANACTRL_IO_BASE + 0x08, ~(0xfffff), (0x1c << 10) | 0x1b,
 267
 268 /* This line doesn't exist in the non-CAR version. */
 269                 RES_PORT_IO_32, ANACTRL_IO_BASE + 0x80, ~(1 << 3), 0x00000000,
 270
 271                 RES_PORT_IO_32, ANACTRL_IO_BASE + 0xcc, ~((7 << 4) | (1 << 8)), (CK804B_PCI_E_X << 4) | (1 << 8),
 272
 273 #if CK804_USE_NIC == 1
 274                 RES_PCI_IO, PCI_ADDR(0, 0xa, 0, 0xf8), 0xffffffbf, 0x00000040,
 275                 RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0 + 19, ~(0xff), ((0 << 4) | (1 << 2) | (0 << 0)),
 276                 RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0 + 3, ~(0xff), ((0 << 4) | (1 << 2) | (0 << 0)),
 277                 RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0 + 3, ~(0xff), ((0 << 4) | (1 << 2) | (1 << 0)),
 278                 RES_PCI_IO, PCI_ADDR(0, 1, 0, 0xe4), ~(1 << 23), (1 << 23),
 279 #endif
 280         };
 281
 282         int j;
 283         for (j = 0; j < ck804_num; j++) {
 284                 if (busn[j] == 0) {
 285                         setup_resource_map_x_offset(ctrl_conf_master,
 286                                 ARRAY_SIZE(ctrl_conf_master),
 287                                 PCI_DEV(busn[0], CK804_DEVN_BASE, 0), io_base[0]);
 288                         continue;
 289                 }
 290
 291                 setup_resource_map_x_offset(ctrl_conf_slave,
 292                                             ARRAY_SIZE(ctrl_conf_slave),
 293                                             PCI_DEV(busn[j], CK804B_DEVN_BASE, 0), io_base[j]);
 294         }
 295
 296         for (j = 0; j < ck804_num; j++) {
 297                 /* PCI-E (XSPLL) SS table 0x40, x044, 0x48 */
 298                 /* SATA  (SPPLL) SS table 0xb0, 0xb4, 0xb8 */
 299                 /* CPU   (PPLL)  SS table 0xc0, 0xc4, 0xc8 */
 300                 setup_ss_table(io_base[j] + ANACTRL_IO_BASE + 0x40,
 301                                io_base[j] + ANACTRL_IO_BASE + 0x44,
 302                                io_base[j] + ANACTRL_IO_BASE + 0x48,
 303                                pcie_ss_tbl, 64);
 304                 setup_ss_table(io_base[j] + ANACTRL_IO_BASE + 0xb0,
 305                                io_base[j] + ANACTRL_IO_BASE + 0xb4,
 306                                io_base[j] + ANACTRL_IO_BASE + 0xb8,
 307                                sata_ss_tbl, 64);
 308                 setup_ss_table(io_base[j] + ANACTRL_IO_BASE + 0xc0,
 309                                io_base[j] + ANACTRL_IO_BASE + 0xc4,
 310                                io_base[j] + ANACTRL_IO_BASE + 0xc8,
 311                                cpu_ss_tbl, 64);
 312         }
 313 }
 314
 315 static int ck804_early_setup_x(void)
 316 {
 317         unsigned busn[4], io_base[4];
 318         int i, ck804_num = 0;
 319
 320         for (i = 0; i < 4; i++) {
 321                 uint32_t id;
 322                 device_t dev;
 323                 if (i == 0) // SB chain
 324                         dev = PCI_DEV(i * 0x40, CK804_DEVN_BASE, 0);
 325                 else
 326                         dev = PCI_DEV(i * 0x40, CK804B_DEVN_BASE, 0);
 327                 id = pci_read_config32(dev, PCI_VENDOR_ID);
 328                 if (id == 0x005e10de) {
 329                         busn[ck804_num] = i * 0x40;
 330                         io_base[ck804_num] = i * 0x4000;
 331                         ck804_num++;
 332                 }
 333         }
 334
 335         ck804_early_set_port(ck804_num, busn, io_base);
 336         ck804_early_setup(ck804_num, busn, io_base);
 337         ck804_early_clear_port(ck804_num, busn, io_base);
 338
 339         return set_ht_link_ck804(4);
 340 }
 341
 342 void hard_reset(void)
 343 {
 344         set_bios_reset();
 345
 346         /* full reset */
 347         outb(0x0a, 0x0cf9);
 348         outb(0x0e, 0x0cf9);
 349 }
 350
 351 void soft_reset(void)
 352 {
 353         set_bios_reset();
 354
 355         /* link reset */
 356         outb(0x02, 0x0cf9);
 357         outb(0x06, 0x0cf9);
 358 }