src/southbridge/intel/i82801xx/i82801xx.h

   1 /*
   2  * This file is part of the LinuxBIOS project.
   3  *
   4  * Copyright (C) 2007 Corey Osgood <corey.osgood@gmail.com>
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; either version 2 of the License, or
   9  * (at your option) any later version.
  10  *
  11  * This program is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14  * GNU General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU General Public License
  17  * along with this program; if not, write to the Free Software
  18  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  19  */
  20
  21 #ifndef SOUTHBRIDGE_INTEL_I82801XX_I82801XX_H
  22 #define SOUTHBRIDGE_INTEL_I82801XX_I82801XX_H
  23
  24 #ifndef __ROMCC__
  25 #include "chip.h"
  26 extern void i82801xx_enable(device_t dev);
  27 #endif
  28
  29 #define PCI_DMA_CFG             0x90
  30 #define SERIRQ_CNTL             0x64
  31 #define GEN_CNTL                0xd0
  32 #define GEN_STS                 0xd4
  33 #define RTC_CONF                0xd8
  34 #define GEN_PMCON_3             0xa4
  35
  36 #define PCICMD                  0x04
  37 #define PMBASE                  0x40
  38 #define PM_BASE_ADDR            0x1100
  39 #define ACPI_CNTL               0x44
  40 #define BIOS_CNTL               0x4E
  41 #define GPIO_BASE               0x58
  42 #define GPIO_BASE_ADDR          0x1180
  43 #define GPIO_CNTL               0x5C
  44 #define PIRQA_ROUT              0x60
  45 #define PIRQE_ROUT              0x68
  46 #define COM_DEC                 0xE0
  47 #define LPC_EN                  0xE6
  48 #define FUNC_DIS                0xF2
  49
  50 #define CMD                     0x04
  51 #define SBUS_NUM                0x19
  52 #define SUB_BUS_NUM             0x1A
  53 #define SMLT                    0x1B
  54 #define IOBASE                  0x1C
  55 #define IOLIM                   0x1D
  56 #define MEMBASE                 0x20
  57 #define MEMLIM                  0x22
  58 #define CNF                     0x50
  59 #define MTT                     0x70
  60 #define PCI_MAST_STS            0x82
  61
  62 /* GEN_PMCON_3 bits */
  63 #define RTC_BATTERY_DEAD        (1 << 2)
  64 #define RTC_POWER_FAILED        (1 << 1)
  65 #define SLEEP_AFTER_POWER_FAIL  (1 << 0)
  66
  67 /* PCI Configuration Space (D31:F1) */
  68 #define IDE_TIM_PRI             0x40    /* IDE timings, primary */
  69 #define IDE_TIM_SEC             0x42    /* IDE timings, secondary */
  70
  71 /* IDE_TIM bits */
  72 #define IDE_DECODE_ENABLE       (1 << 15)
  73
  74 /* PCI Configuration Space (D31:F3) */
  75 #define SMB_BASE                0x20
  76 #define HOSTC                   0x40
  77
  78 /* HOSTC bits */
  79 #define I2C_EN                  (1 << 2)
  80 #define SMB_SMI_EN              (1 << 1)
  81 #define HST_EN                  (1 << 0)
  82
  83 /* SMBus I/O bits.
  84  * TODO: Does it matter where we put the SMBus IO base, as long as we keep
  85  * consistent and don't interfere with anything else?
  86  */
  87 /* #define SMBUS_IO_BASE 0x1000 */
  88 #define SMBUS_IO_BASE           0x0f00
  89
  90 #define SMBHSTSTAT              0x0
  91 #define SMBHSTCTL               0x2
  92 #define SMBHSTCMD               0x3
  93 #define SMBXMITADD              0x4
  94 #define SMBHSTDAT0              0x5
  95 #define SMBHSTDAT1              0x6
  96 #define SMBBLKDAT               0x7
  97 #define SMBTRNSADD              0x9
  98 #define SMBSLVDATA              0xa
  99 #define SMLINK_PIN_CTL          0xe
 100 #define SMBUS_PIN_CTL           0xf
 101
 102 #define SMBUS_TIMEOUT           (10 * 1000 * 100)
 103
 104 /* HPET, if present */
 105 #define HPET_ADDR               0xfed0000
 106
 107 #endif                          /* SOUTHBRIDGE_INTEL_I82801XX_I82801XX_H */