src/southbridge/intel/i82801gx/i82801gx_smi.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2008-2009 coresystems GmbH
   5  *
   6  * This program is free software; you can redistribute it and/or
   7  * modify it under the terms of the GNU General Public License as
   8  * published by the Free Software Foundation; version 2 of
   9  * the License.
  10  *
  11  * This program is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14  * GNU General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU General Public License
  17  * along with this program; if not, write to the Free Software
  18  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston,
  19  * MA 02110-1301 USA
  20  */
  21
  22
  23 #include <device/device.h>
  24 #include <device/pci.h>
  25 #include <console/console.h>
  26 #include <arch/io.h>
  27 #include <cpu/x86/cache.h>
  28 #include <cpu/x86/smm.h>
  29 #include <string.h>
  30 #include "i82801gx.h"
  31
  32 extern unsigned char smm[];
  33 extern unsigned int smm_len;
  34
  35 /* I945 */
  36 #define SMRAM           0x9d
  37 #define   D_OPEN        (1 << 6)
  38 #define   D_CLS         (1 << 5)
  39 #define   D_LCK         (1 << 4)
  40 #define   G_SMRAME      (1 << 3)
  41 #define   C_BASE_SEG    ((0 << 2) | (1 << 1) | (0 << 0))
  42
  43 /* ICH7 */
  44 #define PM1_STS         0x00
  45 #define PM1_EN          0x02
  46 #define PM1_CNT         0x04
  47 #define PM1_TMR         0x08
  48 #define PROC_CNT        0x10
  49 #define LV2             0x14
  50 #define LV3             0x15
  51 #define LV4             0x16
  52 #define PM2_CNT         0x20 // mobile only
  53 #define GPE0_STS        0x28
  54 #define GPE0_EN         0x2c
  55 #define SMI_EN          0x30
  56 #define   EL_SMI_EN      (1 << 25) // Intel Quick Resume Technology
  57 #define   INTEL_USB2_EN  (1 << 18) // Intel-Specific USB2 SMI logic
  58 #define   LEGACY_USB2_EN (1 << 17) // Legacy USB2 SMI logic
  59 #define   PERIODIC_EN    (1 << 14) // SMI on PERIODIC_STS in SMI_STS
  60 #define   TCO_EN         (1 << 13) // Enable TCO Logic (BIOSWE et al)
  61 #define   MCSMI_EN       (1 << 11) // Trap microcontroller range access
  62 #define   BIOS_RLS       (1 <<  7) // asserts SCI on bit set
  63 #define   SWSMI_TMR_EN   (1 <<  6) // start software smi timer on bit set
  64 #define   APMC_EN        (1 <<  5) // Writes to APM_CNT cause SMI#
  65 #define   SLP_SMI_EN     (1 <<  4) // Write to SLP_EN in PM1_CNT asserts SMI#
  66 #define   LEGACY_USB_EN  (1 <<  3) // Legacy USB circuit SMI logic
  67 #define   BIOS_EN        (1 <<  2) // Assert SMI# on setting GBL_RLS bit
  68 #define   EOS            (1 <<  1) // End of SMI (deassert SMI#)
  69 #define   GBL_SMI_EN     (1 <<  0) // SMI# generation at all?
  70 #define SMI_STS         0x34
  71 #define ALT_GP_SMI_EN   0x38
  72 #define ALT_GP_SMI_STS  0x3a
  73 #define GPE_CNTL        0x42
  74 #define DEVACT_STS      0x44
  75 #define SS_CNT          0x50
  76 #define C3_RES          0x54
  77
  78 /* While we read PMBASE dynamically in case it changed, let's
  79  * initialize it with a sane value
  80  */
  81 static u16 pmbase = DEFAULT_PMBASE;
  82
  83 /**
  84  * @brief read and clear PM1_STS
  85  * @return PM1_STS register
  86  */
  87 static u16 reset_pm1_status(void)
  88 {
  89         u16 reg16;
  90
  91         reg16 = inw(pmbase + PM1_STS);
  92         /* set status bits are cleared by writing 1 to them */
  93         outw(reg16, pmbase + PM1_STS);
  94
  95         return reg16;
  96 }
  97
  98 static void dump_pm1_status(u16 pm1_sts)
  99 {
 100         printk_debug("PM1_STS: ");
 101         if (pm1_sts & (1 << 15)) printk_debug("WAK ");
 102         if (pm1_sts & (1 << 14)) printk_debug("PCIEXPWAK ");
 103         if (pm1_sts & (1 << 11)) printk_debug("PRBTNOR ");
 104         if (pm1_sts & (1 << 10)) printk_debug("RTC ");
 105         if (pm1_sts & (1 <<  8)) printk_debug("PWRBTN ");
 106         if (pm1_sts & (1 <<  5)) printk_debug("GBL ");
 107         if (pm1_sts & (1 <<  4)) printk_debug("BM ");
 108         if (pm1_sts & (1 <<  0)) printk_debug("TMROF ");
 109         printk_debug("\n");
 110 }
 111
 112 /**
 113  * @brief read and clear SMI_STS
 114  * @return SMI_STS register
 115  */
 116 static u32 reset_smi_status(void)
 117 {
 118         u32 reg32;
 119
 120         reg32 = inl(pmbase + SMI_STS);
 121         /* set status bits are cleared by writing 1 to them */
 122         outl(reg32, pmbase + SMI_STS);
 123
 124         return reg32;
 125 }
 126
 127 static void dump_smi_status(u32 smi_sts)
 128 {
 129         printk_debug("SMI_STS: ");
 130         if (smi_sts & (1 << 26)) printk_debug("SPI ");
 131         if (smi_sts & (1 << 25)) printk_debug("EL_SMI ");
 132         if (smi_sts & (1 << 21)) printk_debug("MONITOR ");
 133         if (smi_sts & (1 << 20)) printk_debug("PCI_EXP_SMI ");
 134         if (smi_sts & (1 << 18)) printk_debug("INTEL_USB2 ");
 135         if (smi_sts & (1 << 17)) printk_debug("LEGACY_USB2 ");
 136         if (smi_sts & (1 << 16)) printk_debug("SMBUS_SMI ");
 137         if (smi_sts & (1 << 15)) printk_debug("SERIRQ_SMI ");
 138         if (smi_sts & (1 << 14)) printk_debug("PERIODIC ");
 139         if (smi_sts & (1 << 13)) printk_debug("TCO ");
 140         if (smi_sts & (1 << 12)) printk_debug("DEVMON ");
 141         if (smi_sts & (1 << 11)) printk_debug("MCSMI ");
 142         if (smi_sts & (1 << 10)) printk_debug("GPI ");
 143         if (smi_sts & (1 <<  9)) printk_debug("GPE0 ");
 144         if (smi_sts & (1 <<  8)) printk_debug("PM1 ");
 145         if (smi_sts & (1 <<  6)) printk_debug("SWSMI_TMR ");
 146         if (smi_sts & (1 <<  5)) printk_debug("APM ");
 147         if (smi_sts & (1 <<  4)) printk_debug("SLP_SMI ");
 148         if (smi_sts & (1 <<  3)) printk_debug("LEGACY_USB ");
 149         if (smi_sts & (1 <<  2)) printk_debug("BIOS ");
 150         printk_debug("\n");
 151 }
 152
 153
 154 /**
 155  * @brief read and clear GPE0_STS
 156  * @return GPE0_STS register
 157  */
 158 static u32 reset_gpe0_status(void)
 159 {
 160         u32 reg32;
 161
 162         reg32 = inl(pmbase + GPE0_STS);
 163         /* set status bits are cleared by writing 1 to them */
 164         outl(reg32, pmbase + GPE0_STS);
 165
 166         return reg32;
 167 }
 168
 169 static void dump_gpe0_status(u32 gpe0_sts)
 170 {
 171         int i;
 172         printk_debug("GPE0_STS: ");
 173         for (i=31; i<= 16; i--) {
 174                 if (gpe0_sts & (1 << i)) printk_debug("GPIO%d ", (i-16));
 175         }
 176         if (gpe0_sts & (1 << 14)) printk_debug("USB4 ");
 177         if (gpe0_sts & (1 << 13)) printk_debug("PME_B0 ");
 178         if (gpe0_sts & (1 << 12)) printk_debug("USB3 ");
 179         if (gpe0_sts & (1 << 11)) printk_debug("PME ");
 180         if (gpe0_sts & (1 << 10)) printk_debug("EL_SCI/BATLOW ");
 181         if (gpe0_sts & (1 <<  9)) printk_debug("PCI_EXP ");
 182         if (gpe0_sts & (1 <<  8)) printk_debug("RI ");
 183         if (gpe0_sts & (1 <<  7)) printk_debug("SMB_WAK ");
 184         if (gpe0_sts & (1 <<  6)) printk_debug("TCO_SCI ");
 185         if (gpe0_sts & (1 <<  5)) printk_debug("AC97 ");
 186         if (gpe0_sts & (1 <<  4)) printk_debug("USB2 ");
 187         if (gpe0_sts & (1 <<  3)) printk_debug("USB1 ");
 188         if (gpe0_sts & (1 <<  2)) printk_debug("HOT_PLUG ");
 189         if (gpe0_sts & (1 <<  0)) printk_debug("THRM ");
 190         printk_debug("\n");
 191 }
 192
 193 /**
 194  * @brief read and clear TCOx_STS
 195  * @return TCOx_STS registers
 196  */
 197 static u32 reset_tco_status(void)
 198 {
 199         u32 tcobase = pmbase + 0x60;
 200         u32 reg32;
 201
 202         reg32 = inl(tcobase + 0x04);
 203         /* set status bits are cleared by writing 1 to them */
 204         outl(reg32 & ~(1<<18), tcobase + 0x04); //  Don't clear BOOT_STS before SECOND_TO_STS
 205         if (reg32 & (1 << 18))
 206                 outl(reg32 & (1<<18), tcobase + 0x04); // clear BOOT_STS
 207
 208         return reg32;
 209 }
 210
 211
 212 static void dump_tco_status(u32 tco_sts)
 213 {
 214         printk_debug("TCO_STS: ");
 215         if (tco_sts & (1 << 20)) printk_debug("SMLINK_SLV ");
 216         if (tco_sts & (1 << 18)) printk_debug("BOOT ");
 217         if (tco_sts & (1 << 17)) printk_debug("SECOND_TO ");
 218         if (tco_sts & (1 << 16)) printk_debug("INTRD_DET ");
 219         if (tco_sts & (1 << 12)) printk_debug("DMISERR ");
 220         if (tco_sts & (1 << 10)) printk_debug("DMISMI ");
 221         if (tco_sts & (1 <<  9)) printk_debug("DMISCI ");
 222         if (tco_sts & (1 <<  8)) printk_debug("BIOSWR ");
 223         if (tco_sts & (1 <<  7)) printk_debug("NEWCENTURY ");
 224         if (tco_sts & (1 <<  3)) printk_debug("TIMEOUT ");
 225         if (tco_sts & (1 <<  2)) printk_debug("TCO_INT ");
 226         if (tco_sts & (1 <<  1)) printk_debug("SW_TCO ");
 227         if (tco_sts & (1 <<  0)) printk_debug("NMI2SMI ");
 228         printk_debug("\n");
 229 }
 230
 231
 232
 233 /**
 234  * @brief Set the EOS bit
 235  */
 236 static void smi_set_eos(void)
 237 {
 238         u8 reg8;
 239
 240         reg8 = inb(pmbase + SMI_EN);
 241         reg8 |= EOS;
 242         outb(reg8, pmbase + SMI_EN);
 243 }
 244
 245 extern uint8_t smm_relocation_start, smm_relocation_end;
 246
 247 void smm_relocate(void)
 248 {
 249         u32 smi_en;
 250
 251         printk_debug("Initializing SMM handler...");
 252
 253         pmbase = pci_read_config16(dev_find_slot(0, PCI_DEVFN(0x1f, 0)), 0x40) & 0xfffc;
 254         printk_spew(" ... pmbase = 0x%04x\n", pmbase);
 255
 256         smi_en = inl(pmbase + SMI_EN);
 257         if (smi_en & APMC_EN) {
 258                 printk_info("SMI# handler already enabled?\n");
 259                 return;
 260         }
 261
 262         /* copy the SMM relocation code */
 263         memcpy((void *)0x38000, &smm_relocation_start,
 264                         &smm_relocation_end - &smm_relocation_start);
 265
 266         printk_debug("\n");
 267         dump_smi_status(reset_smi_status());
 268         dump_pm1_status(reset_pm1_status());
 269         dump_gpe0_status(reset_gpe0_status());
 270         dump_tco_status(reset_tco_status());
 271
 272         /* Enable SMI generation:
 273          *  - on TCO events
 274          *  - on APMC writes (io 0xb2)
 275          *  - on writes to SLP_EN (sleep states)
 276          *  - on writes to GBL_RLS (bios commands)
 277          * No SMIs:
 278          *  - on microcontroller writes (io 0x62/0x66)
 279          */
 280         outl(smi_en | (TCO_EN | APMC_EN | SLP_SMI_EN | BIOS_EN |
 281                                 EOS | GBL_SMI_EN), pmbase + SMI_EN);
 282
 283         /**
 284          * There are several methods of raising a controlled SMI# via
 285          * software, among them:
 286          *  - Writes to io 0xb2 (APMC)
 287          *  - Writes to the Local Apic ICR with Delivery mode SMI.
 288          *
 289          * Using the local apic is a bit more tricky. According to
 290          * AMD Family 11 Processor BKDG no destination shorthand must be
 291          * used.
 292          * The whole SMM initialization is quite a bit hardware specific, so
 293          * I'm not too worried about the better of the methods at the moment
 294          */
 295
 296         /* raise an SMI interrupt */
 297         printk_spew("  ... raise SMI#\n");
 298         outb(0x00, 0xb2);
 299 }
 300
 301 void smm_install(void)
 302 {
 303         /* enable the SMM memory window */
 304         pci_write_config8(dev_find_slot(0, PCI_DEVFN(0, 0)), SMRAM,
 305                                 D_OPEN | G_SMRAME | C_BASE_SEG);
 306
 307         /* copy the real SMM handler */
 308         memcpy((void *)0xa0000, smm, smm_len);
 309         wbinvd();
 310
 311         /* close the SMM memory window and enable normal SMM */
 312         pci_write_config8(dev_find_slot(0, PCI_DEVFN(0, 0)), SMRAM,
 313                         G_SMRAME | C_BASE_SEG);
 314 }
 315
 316 void smm_init(void)
 317 {
 318         // FIXME is this a race condition?
 319         smm_relocate();
 320         smm_install();
 321
 322         // We're done. Make sure SMIs can happen!
 323         smi_set_eos();
 324 }
 325
 326 void smm_lock(void)
 327 {
 328         /* LOCK the SMM memory window and enable normal SMM.
 329          * After running this function, only a full reset can
 330          * make the SMM registers writable again.
 331          */
 332         printk_debug("Locking SMM.\n");
 333         pci_write_config8(dev_find_slot(0, PCI_DEVFN(0, 0)), SMRAM,
 334                         D_LCK | G_SMRAME | C_BASE_SEG);
 335 }
 336
 337 void smm_setup_structures(void *gnvs, void *tcg, void *smi1)
 338 {
 339         /* The GDT or coreboot table is going to live here. But a long time
 340          * after we relocated the GNVS, so this is not troublesome.
 341          */
 342         *(u32 *)0x500 = (u32)gnvs;
 343         *(u32 *)0x504 = (u32)tcg;
 344         *(u32 *)0x508 = (u32)smi1;
 345         outb(0xea, 0xb2);
 346 }