src/southbridge/intel/i82801dx/i82801dx_lpc.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2003 Linux Networx
   5  * Copyright (C) 2004 SuSE Linux AG
   6  * Copyright (C) 2004 Tyan Computer
   7  * Copyright (C) 2010 Joseph Smith <joe@settoplinux.org>
   8  *
   9  * This program is free software; you can redistribute it and/or
  10  * modify it under the terms of the GNU General Public License as
  11  * published by the Free Software Foundation; version 2 of
  12  * the License.
  13  *
  14  * This program is distributed in the hope that it will be useful,
  15  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  16  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  17  * GNU General Public License for more details.
  18  *
  19  * You should have received a copy of the GNU General Public License
  20  * along with this program; if not, write to the Free Software
  21  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  22  */
  23
  24 #include <console/console.h>
  25 #include <device/device.h>
  26 #include <device/pci.h>
  27 #include <device/pci_ids.h>
  28 #include <device/pci_ops.h>
  29 #include <pc80/mc146818rtc.h>
  30 #include <pc80/isa-dma.h>
  31 #include <arch/io.h>
  32 #include "i82801dx.h"
  33
  34 #define NMI_OFF 0
  35
  36 typedef struct southbridge_intel_i82801dx_config config_t;
  37
  38 static void i82801dx_enable_ioapic(struct device *dev)
  39 {
  40         u32 reg32;
  41         volatile u32 *ioapic_index = (volatile u32 *)(IO_APIC_ADDR);
  42         volatile u32 *ioapic_data = (volatile u32 *)(IO_APIC_ADDR + 0x10);
  43
  44         /* Set ACPI base address (I/O space). */
  45         pci_write_config32(dev, PMBASE, (PMBASE_ADDR | 1));
  46
  47         /* Enable ACPI I/O and power management. */
  48         pci_write_config8(dev, ACPI_CNTL, 0x10);
  49
  50         reg32 = pci_read_config32(dev, GEN_CNTL);
  51         reg32 |= (3 << 7);      /* Enable IOAPIC */
  52         reg32 |= (1 << 13);     /* Coprocessor error enable */
  53         reg32 |= (1 << 1);      /* Delayed transaction enable */
  54         reg32 |= (1 << 2);      /* DMA collection buffer enable */
  55         pci_write_config32(dev, GEN_CNTL, reg32);
  56         printk_debug("IOAPIC Southbridge enabled %x\n", reg32);
  57
  58         *ioapic_index = 0;
  59         *ioapic_data = (1 << 25);
  60
  61         *ioapic_index = 0;
  62         reg32 = *ioapic_data;
  63         printk_debug("Southbridge APIC ID = %x\n", reg32);
  64         if (reg32 != (1 << 25))
  65                 die("APIC Error\n");
  66
  67         /* TODO: From i82801ca, needed/useful on other ICH? */
  68         *ioapic_index = 3; /* Select Boot Configuration register. */
  69         *ioapic_data = 1; /* Use Processor System Bus to deliver interrupts. */
  70 }
  71
  72 static void i82801dx_enable_serial_irqs(struct device *dev)
  73 {
  74         /* Set packet length and toggle silent mode bit. */
  75         pci_write_config8(dev, SERIRQ_CNTL,
  76                           (1 << 7) | (1 << 6) | ((21 - 17) << 2) | (0 << 0));
  77         pci_write_config8(dev, SERIRQ_CNTL,
  78                           (1 << 7) | (0 << 6) | ((21 - 17) << 2) | (0 << 0));
  79 }
  80
  81 static void i82801dx_pirq_init(device_t dev)
  82 {
  83         /* Get the chip configuration */
  84         config_t *config = dev->chip_info;
  85
  86         pci_write_config8(dev, PIRQA_ROUT, config->pirqa_routing);
  87         pci_write_config8(dev, PIRQB_ROUT, config->pirqb_routing);
  88         pci_write_config8(dev, PIRQC_ROUT, config->pirqc_routing);
  89         pci_write_config8(dev, PIRQD_ROUT, config->pirqd_routing);
  90         pci_write_config8(dev, PIRQE_ROUT, config->pirqe_routing);
  91         pci_write_config8(dev, PIRQF_ROUT, config->pirqf_routing);
  92         pci_write_config8(dev, PIRQG_ROUT, config->pirqg_routing);
  93         pci_write_config8(dev, PIRQH_ROUT, config->pirqh_routing);
  94
  95 }
  96
  97 static void i82801dx_power_options(device_t dev)
  98 {
  99         u8 byte;
 100         int pwr_on = -1;
 101         int nmi_option;
 102
 103         /* power after power fail */
 104         /* FIXME this doesn't work! */
 105         /* Which state do we want to goto after g3 (power restored)?
 106          * 0 == S0 Full On
 107          * 1 == S5 Soft Off
 108          */
 109         pci_write_config8(dev, GEN_PMCON_3, pwr_on ? 0 : 1);
 110         printk_info("Set power %s if power fails\n", pwr_on ? "on" : "off");
 111
 112         /* Set up NMI on errors. */
 113         byte = inb(0x61);
 114         byte &= ~(1 << 3);      /* IOCHK# NMI Enable */
 115         byte &= ~(1 << 2);      /* PCI SERR# Enable */
 116         outb(byte, 0x61);
 117         byte = inb(0x70);
 118
 119         nmi_option = NMI_OFF;
 120         get_option(&nmi_option, "nmi");
 121         if (nmi_option) {
 122                 byte &= ~(1 << 7);      /* Set NMI. */
 123                 outb(byte, 0x70);
 124         }
 125 }
 126
 127 static void gpio_init(device_t dev)
 128 {
 129         /* This should be done in romstage.c already */
 130         pci_write_config32(dev, GPIO_BASE, (GPIOBASE_ADDR | 1));
 131         pci_write_config8(dev, GPIO_CNTL, 0x10);
 132 }
 133
 134 static void i82801dx_rtc_init(struct device *dev)
 135 {
 136         u8 reg8;
 137         u32 reg32;
 138         int rtc_failed;
 139
 140         reg8 = pci_read_config8(dev, GEN_PMCON_3);
 141         rtc_failed = reg8 & RTC_BATTERY_DEAD;
 142         if (rtc_failed) {
 143                 reg8 &= ~(1 << 1);      /* Preserve the power fail state. */
 144                 pci_write_config8(dev, GEN_PMCON_3, reg8);
 145         }
 146         reg32 = pci_read_config32(dev, GEN_STS);
 147         rtc_failed |= reg32 & (1 << 2);
 148         rtc_init(rtc_failed);
 149
 150         /* Enable access to the upper 128 byte bank of CMOS RAM. */
 151         pci_write_config8(dev, RTC_CONF, 0x04);
 152 }
 153
 154 static void i82801dx_lpc_route_dma(struct device *dev, u8 mask)
 155 {
 156         u16 reg16;
 157         int i;
 158
 159         reg16 = pci_read_config16(dev, PCI_DMA_CFG);
 160         reg16 &= 0x300;
 161         for (i = 0; i < 8; i++) {
 162                 if (i == 4)
 163                         continue;
 164                 reg16 |= ((mask & (1 << i)) ? 3 : 1) << (i * 2);
 165         }
 166         pci_write_config16(dev, PCI_DMA_CFG, reg16);
 167 }
 168
 169 static void i82801dx_lpc_decode_en(device_t dev)
 170 {
 171         /* Decode 0x3F8-0x3FF (COM1) for COMA port, 0x2F8-0x2FF (COM2) for COMB.
 172          * LPT decode defaults to 0x378-0x37F and 0x778-0x77F.
 173          * Floppy decode defaults to 0x3F0-0x3F5, 0x3F7.
 174          * We also need to set the value for LPC I/F Enables Register.
 175          */
 176         pci_write_config8(dev, COM_DEC, 0x10);
 177         pci_write_config16(dev, LPC_EN, 0x300F);
 178 }
 179
 180 static void lpc_init(struct device *dev)
 181 {
 182         /* Set the value for PCI command register. */
 183         pci_write_config16(dev, PCI_COMMAND, 0x000f);
 184
 185         /* IO APIC initialization. */
 186         i82801dx_enable_ioapic(dev);
 187
 188         i82801dx_enable_serial_irqs(dev);
 189
 190         /* Setup the PIRQ. */
 191         i82801dx_pirq_init(dev);
 192
 193         /* Setup power options. */
 194         i82801dx_power_options(dev);
 195
 196         /* Set the state of the GPIO lines. */
 197         gpio_init(dev);
 198
 199         /* Initialize the real time clock. */
 200         i82801dx_rtc_init(dev);
 201
 202         /* Route DMA. */
 203         i82801dx_lpc_route_dma(dev, 0xff);
 204
 205         /* Initialize ISA DMA. */
 206         isa_dma_init();
 207
 208         /* Setup decode ports and LPC I/F enables. */
 209         i82801dx_lpc_decode_en(dev);
 210 }
 211
 212 static void i82801dx_lpc_read_resources(device_t dev)
 213 {
 214         struct resource *res;
 215
 216         /* Get the normal PCI resources of this device. */
 217         pci_dev_read_resources(dev);
 218
 219         /* Add an extra subtractive resource for both memory and I/O. */
 220         res = new_resource(dev, IOINDEX_SUBTRACTIVE(0, 0));
 221         res->base = 0;
 222         res->size = 0x1000;
 223         res->flags = IORESOURCE_IO | IORESOURCE_SUBTRACTIVE |
 224                      IORESOURCE_ASSIGNED | IORESOURCE_FIXED;
 225
 226         res = new_resource(dev, IOINDEX_SUBTRACTIVE(1, 0));
 227         res->base = 0xff800000;
 228         res->size = 0x00800000; /* 8 MB for flash */
 229         res->flags = IORESOURCE_MEM | IORESOURCE_SUBTRACTIVE |
 230                      IORESOURCE_ASSIGNED | IORESOURCE_FIXED;
 231
 232         res = new_resource(dev, 3); /* IOAPIC */
 233         res->base = 0xfec00000;
 234         res->size = 0x00001000;
 235         res->flags = IORESOURCE_MEM | IORESOURCE_ASSIGNED | IORESOURCE_FIXED;
 236 }
 237
 238 static void i82801dx_lpc_enable_resources(device_t dev)
 239 {
 240         pci_dev_enable_resources(dev);
 241         enable_childrens_resources(dev);
 242 }
 243
 244 static struct device_operations lpc_ops = {
 245         .read_resources         = i82801dx_lpc_read_resources,
 246         .set_resources          = pci_dev_set_resources,
 247         .enable_resources       = i82801dx_lpc_enable_resources,
 248         .init                   = lpc_init,
 249         .scan_bus               = scan_static_bus,
 250         .enable                 = i82801dx_enable,
 251 };
 252
 253 /* 82801DB/DBL */
 254 static const struct pci_driver lpc_driver_db __pci_driver = {
 255         .ops = &lpc_ops,
 256         .vendor = PCI_VENDOR_ID_INTEL,
 257         .device = PCI_DEVICE_ID_INTEL_82801DB_LPC,
 258 };
 259
 260 /* 82801DBM */
 261 static const struct pci_driver lpc_driver_dbm __pci_driver = {
 262         .ops = &lpc_ops,
 263         .vendor = PCI_VENDOR_ID_INTEL,
 264         .device = PCI_DEVICE_ID_INTEL_82801DBM_LPC,
 265 };