src/southbridge/amd/sb700/sb700_early_setup.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2010 Advanced Micro Devices, Inc.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  18  */
  19
  20 #ifndef  _SB700_EARLY_SETUP_C_
  21 #define  _SB700_EARLY_SETUP_C_
  22
  23 #include <reset.h>
  24 #include <arch/cpu.h>
  25 #include "sb700.h"
  26 #include "sb700_smbus.c"
  27
  28 #define SMBUS_IO_BASE 0x6000    /* Is it a temporary SMBus I/O base address? */
  29          /*SIZE 0x40 */
  30
  31 static void pmio_write(u8 reg, u8 value)
  32 {
  33         outb(reg, PM_INDEX);
  34         outb(value, PM_INDEX + 1);
  35 }
  36
  37 static u8 pmio_read(u8 reg)
  38 {
  39         outb(reg, PM_INDEX);
  40         return inb(PM_INDEX + 1);
  41 }
  42
  43 /* RPR 2.28 Get SB ASIC Revision.*/
  44 static u8 set_sb700_revision(void)
  45 {
  46         device_t dev;
  47         u8 rev_id, enable_14Mhz, byte;
  48         u8 rev = 0;
  49
  50         /* if (rev != 0) return rev; */
  51
  52         dev = pci_locate_device(PCI_ID(0x1002, 0x4385), 0);
  53
  54         if (dev == PCI_DEV_INVALID) {
  55                 die("SMBUS controller not found\n");
  56                 /* NOT REACHED */
  57         }
  58         rev_id =  pci_read_config8(dev, 0x08);
  59
  60         if (rev_id == 0x39) {
  61                 enable_14Mhz = (pmio_read(0x53) >> 6) & 1;
  62                 if (enable_14Mhz == 0x0)
  63                         rev = 0x11;     /* A11 */
  64                 else if (enable_14Mhz == 0x1) {
  65                         /* This happens, if does, only once. So later if we need to get
  66                          * the rivision ID, we don't have to make such a big function.
  67                          * We just get reg 0x8 in smbus dev. 0x39 is A11, 0x3A is A12. */
  68                         rev = 0x12;
  69                         byte = pci_read_config8(dev, 0x40);
  70                         byte |= 1 << 0;
  71                         pci_write_config8(dev, 0x40, byte);
  72
  73                         pci_write_config8(dev, 0x08, 0x3A); /* Change 0x39 to 0x3A. */
  74
  75                         byte &= ~(1 << 0);
  76                         pci_write_config8(dev, 0x40, byte);
  77                 }
  78         } else if (rev_id == 0x3A) { /* A12 will be 0x3A after BIOS is initialized */
  79                 rev = 0x12;
  80         } else if (rev_id == 0x3C) {
  81                 rev = 0x14;
  82         } else if (rev_id == 0x3D) {
  83                 rev = 0x15;
  84         } else
  85                 die("It is not SB700 or SB710\n");
  86
  87         return rev;
  88 }
  89
  90 /***************************************
  91 * Legacy devices are mapped to LPC space.
  92 *       Serial port 0
  93 *       KBC Port
  94 *       ACPI Micro-controller port
  95 *       LPC ROM size
  96 *       This function does not change port 0x80 decoding.
  97 *       Console output through any port besides 0x3f8 is unsupported.
  98 *       If you use FWH ROMs, you have to setup IDSEL.
  99 ***************************************/
 100 static void sb700_lpc_init(void)
 101 {
 102         u8 reg8;
 103         u32 reg32;
 104         device_t dev;
 105
 106         dev = pci_locate_device(PCI_ID(0x1002, 0x4385), 0);     /* SMBUS controller */
 107         /* NOTE: Set BootTimerDisable, otherwise it would keep rebooting!!
 108          * This bit has no meaning if debug strap is not enabled. So if the
 109          * board keeps rebooting and the code fails to reach here, we could
 110          * disable the debug strap first. */
 111         reg32 = pci_read_config32(dev, 0x4C);
 112         reg32 |= 1 << 31;
 113         pci_write_config32(dev, 0x4C, reg32);
 114
 115         /* Enable lpc controller */
 116         reg32 = pci_read_config32(dev, 0x64);
 117         reg32 |= 1 << 20;
 118         pci_write_config32(dev, 0x64, reg32);
 119
 120         dev = pci_locate_device(PCI_ID(0x1002, 0x439d), 0);     /* LPC Controller */
 121         /* Decode port 0x3f8-0x3ff (Serial 0) */
 122         // XXX Serial port decode on LPC is hardcoded to 0x3f8
 123         reg8 = pci_read_config8(dev, 0x44);
 124         reg8 |= 1 << 6;
 125         pci_write_config8(dev, 0x44, reg8);
 126
 127         /* Decode port 0x60 & 0x64 (PS/2 keyboard) and port 0x62 & 0x66 (ACPI)*/
 128         reg8 = pci_read_config8(dev, 0x47);
 129         reg8 |= (1 << 5) | (1 << 6);
 130         pci_write_config8(dev, 0x47, reg8);
 131
 132         /* SuperIO, LPC ROM */
 133         reg8 = pci_read_config8(dev, 0x48);
 134         /* Decode ports 0x2e-0x2f, 0x4e-0x4f (SuperI/O configuration) */
 135         reg8 |= (1 << 1) | (1 << 0);
 136         /* Decode variable LPC ROM address ranges 1&2 (see register 0x68-0x6b, 0x6c-0x6f) */
 137         reg8 |= (1 << 3) | (1 << 4);
 138         /* Decode port 0x70-0x73 (RTC) */
 139         reg8 |= 1 << 6;
 140         pci_write_config8(dev, 0x48, reg8);
 141
 142         /* hardware should enable LPC ROM by pin straps */
 143         /* ROM access at 0xFFF80000/0xFFF00000 - 0xFFFFFFFF */
 144         /* See detail in 43366_sb700_bdg_nda_1.01.pdf page 17. */
 145         /* enable LPC ROM range mirroring start 0x000e(0000) */
 146         pci_write_config16(dev, 0x68, 0x000e);
 147         /* enable LPC ROM range mirroring end   0x000f(ffff) */
 148         pci_write_config16(dev, 0x6a, 0x000f);
 149         /* enable LPC ROM range start, 0xfff8(0000): 512KB, 0xfff0(0000): 1MB */
 150         pci_write_config16(dev, 0x6c, 0xfff0);
 151         /* enable LPC ROM range end at 0xffff(ffff) */
 152         pci_write_config16(dev, 0x6e, 0xffff);
 153 }
 154
 155 /* what is its usage? */
 156 static u32 get_sbdn(u32 bus)
 157 {
 158         device_t dev;
 159
 160         /* Find the device. */
 161         dev = pci_locate_device_on_bus(PCI_ID(0x1002, 0x4385), bus);
 162         return (dev >> 15) & 0x1f;
 163 }
 164
 165 static u8 dual_core(void)
 166 {
 167         return (pci_read_config32(PCI_DEV(0, 0x18, 3), 0xE8) & (0x3<<12)) != 0;
 168 }
 169
 170 /*
 171  * RPR 2.4 C-state and VID/FID change for the K8 platform.
 172  */
 173 static void enable_fid_change_on_sb(u32 sbbusn, u32 sbdn)
 174 {
 175         u8 byte;
 176         byte = pmio_read(0x9a);
 177         byte &= ~0x34;
 178         if (dual_core())
 179                 byte |= 0x34;
 180         else
 181                 byte |= 0x04;
 182         pmio_write(0x9a, byte);
 183
 184         byte = pmio_read(0x8f);
 185         byte &= ~0x30;
 186         byte |= 0x20;
 187         pmio_write(0x8f, byte);
 188
 189         pmio_write(0x8b, 0x01); /* TODO: if the HT Link is 200 MHz, it is 0x0A. It doesnt often happen. */
 190         pmio_write(0x8a, 0x90);
 191
 192         pmio_write(0x88, 0x10);
 193
 194         byte = pmio_read(0x7c);
 195         byte |= 0x03;
 196         pmio_write(0x7c, byte);
 197
 198         /*Must be 0 for K8 platform.*/
 199         byte = pmio_read(0x68);
 200         byte &= ~0x01;
 201         pmio_write(0x68, byte);
 202         /*Must be 0 for K8 platform.*/
 203         byte = pmio_read(0x8d);
 204         byte &= ~(1<<6);
 205         pmio_write(0x8d, byte);
 206
 207         byte = pmio_read(0x61);
 208         byte &= ~0x04;
 209         pmio_write(0x61, byte);
 210
 211         byte = pmio_read(0x42);
 212         byte &= ~0x04;
 213         pmio_write(0x42, byte);
 214
 215         pmio_write(0x89, 0x10);
 216 }
 217
 218 void hard_reset(void)
 219 {
 220         set_bios_reset();
 221
 222         /* full reset */
 223         outb(0x0a, 0x0cf9);
 224         outb(0x0e, 0x0cf9);
 225 }
 226
 227 void soft_reset(void)
 228 {
 229         set_bios_reset();
 230         /* link reset */
 231         outb(0x06, 0x0cf9);
 232 }
 233
 234 void sb700_pci_port80(void)
 235 {
 236         u8 byte;
 237         device_t dev;
 238
 239         /* P2P Bridge */
 240         dev = pci_locate_device(PCI_ID(0x1002, 0x4384), 0);
 241
 242         /* Chip Control: Enable subtractive decoding */
 243         byte = pci_read_config8(dev, 0x40);
 244         byte |= 1 << 5;
 245         pci_write_config8(dev, 0x40, byte);
 246
 247         /* Misc Control: Enable subtractive decoding if 0x40 bit 5 is set */
 248         byte = pci_read_config8(dev, 0x4B);
 249         byte |= 1 << 7;
 250         pci_write_config8(dev, 0x4B, byte);
 251
 252         /* The same IO Base and IO Limit here is meaningful because we set the
 253          * bridge to be subtractive. During early setup stage, we have to make
 254          * sure that data can go through port 0x80.
 255          */
 256         /* IO Base: 0xf000 */
 257         byte = pci_read_config8(dev, 0x1C);
 258         byte |= 0xF << 4;
 259         pci_write_config8(dev, 0x1C, byte);
 260
 261         /* IO Limit: 0xf000 */
 262         byte = pci_read_config8(dev, 0x1D);
 263         byte |= 0xF << 4;
 264         pci_write_config8(dev, 0x1D, byte);
 265
 266         /* PCI Command: Enable IO response */
 267         byte = pci_read_config8(dev, 0x04);
 268         byte |= 1 << 0;
 269         pci_write_config8(dev, 0x04, byte);
 270
 271         /* LPC controller */
 272         dev = pci_locate_device(PCI_ID(0x1002, 0x439D), 0);
 273
 274         byte = pci_read_config8(dev, 0x4A);
 275         byte &= ~(1 << 5);      /* disable lpc port 80 */
 276         pci_write_config8(dev, 0x4A, byte);
 277 }
 278
 279 void sb700_lpc_port80(void)
 280 {
 281         u8 byte;
 282         device_t dev;
 283         u32 reg32;
 284
 285         /* Enable LPC controller */
 286         dev = pci_locate_device(PCI_ID(0x1002, 0x4385), 0);
 287         reg32 = pci_read_config32(dev, 0x64);
 288         reg32 |= 0x00100000;    /* lpcEnable */
 289         pci_write_config32(dev, 0x64, reg32);
 290
 291         /* Enable port 80 LPC decode in pci function 3 configuration space. */
 292         dev = pci_locate_device(PCI_ID(0x1002, 0x439d), 0);
 293         byte = pci_read_config8(dev, 0x4a);
 294         byte |= 1 << 5;         /* enable port 80 */
 295         pci_write_config8(dev, 0x4a, byte);
 296 }
 297
 298 /* sbDevicesPorInitTable */
 299 static void sb700_devices_por_init(void)
 300 {
 301         device_t dev;
 302         u8 byte;
 303
 304         printk(BIOS_INFO, "sb700_devices_por_init()\n");
 305         /* SMBus Device, BDF:0-20-0 */
 306         printk(BIOS_INFO, "sb700_devices_por_init(): SMBus Device, BDF:0-20-0\n");
 307         dev = pci_locate_device(PCI_ID(0x1002, 0x4385), 0);
 308
 309         if (dev == PCI_DEV_INVALID) {
 310                 die("SMBUS controller not found\n");
 311                 /* NOT REACHED */
 312         }
 313         printk(BIOS_INFO, "SMBus controller enabled, sb revision is A%x\n",
 314                     set_sb700_revision());
 315
 316         /* sbPorAtStartOfTblCfg */
 317         /* Set A-Link bridge access address. This address is set at device 14h, function 0, register 0xf0.
 318          * This is an I/O address. The I/O address must be on 16-byte boundry.  */
 319         pci_write_config32(dev, 0xf0, AB_INDX);
 320
 321         /* To enable AB/BIF DMA access, a specific register inside the BIF register space needs to be configured first. */
 322         /* 4.3:Enables the SB700 to send transactions upstream over A-Link Express interface. */
 323         axcfg_reg(0x04, 1 << 2, 1 << 2);
 324         axindxc_reg(0x21, 0xff, 0);
 325
 326         /* 2.5:Enabling Non-Posted Memory Write for the K8 Platform */
 327         axindxc_reg(0x10, 1 << 9, 1 << 9);
 328         /* END of sbPorAtStartOfTblCfg */
 329
 330         /* sbDevicesPorInitTables */
 331         /* set smbus iobase */
 332         pci_write_config32(dev, 0x90, SMBUS_IO_BASE | 1);
 333
 334         /* enable smbus controller interface */
 335         byte = pci_read_config8(dev, 0xd2);
 336         byte |= (1 << 0);
 337         pci_write_config8(dev, 0xd2, byte);
 338
 339         /* KB2RstEnable */
 340         pci_write_config8(dev, 0x40, 0x44);
 341
 342         /* Enable ISA Address 0-960K decoding */
 343         pci_write_config8(dev, 0x48, 0x0f);
 344
 345         /* Enable ISA  Address 0xC0000-0xDFFFF decode */
 346         pci_write_config8(dev, 0x49, 0xff);
 347
 348         /* Enable decode cycles to IO C50, C51, C52 GPM controls. */
 349         byte = pci_read_config8(dev, 0x41);
 350         byte &= 0x80;
 351         byte |= 0x33;
 352         pci_write_config8(dev, 0x41, byte);
 353
 354         /* Legacy DMA Prefetch Enhancement, CIM masked it. */
 355         /* pci_write_config8(dev, 0x43, 0x1); */
 356
 357         /* Disabling Legacy USB Fast SMI# */
 358         byte = pci_read_config8(dev, 0x62);
 359         byte |= 0x24;
 360         pci_write_config8(dev, 0x62, byte);
 361
 362         /* Features Enable */
 363         pci_write_config32(dev, 0x64, 0x829E79BF); /* bit10: Enables the HPET interrupt. */
 364
 365         /* SerialIrq Control */
 366         pci_write_config8(dev, 0x69, 0x90);
 367
 368         /* Test Mode, PCIB_SReset_En Mask is set. */
 369         pci_write_config8(dev, 0x6c, 0x20);
 370
 371         /* IO Address Enable, CIM set 0x78 only and masked 0x79. */
 372         /*pci_write_config8(dev, 0x79, 0x4F); */
 373         pci_write_config8(dev, 0x78, 0xFF);
 374
 375         /* Set smbus iospace enable, I don't know why write 0x04 into reg5 that is reserved */
 376         pci_write_config16(dev, 0x4, 0x0407);
 377
 378         /* clear any lingering errors, so the transaction will run */
 379         outb(inb(SMBUS_IO_BASE + SMBHSTSTAT), SMBUS_IO_BASE + SMBHSTSTAT);
 380
 381         /* IDE Device, BDF:0-20-1 */
 382         printk(BIOS_INFO, "sb700_devices_por_init(): IDE Device, BDF:0-20-1\n");
 383         dev = pci_locate_device(PCI_ID(0x1002, 0x439C), 0);
 384         /* Disable prefetch */
 385         byte = pci_read_config8(dev, 0x63);
 386         byte |= 0x1;
 387         pci_write_config8(dev, 0x63, byte);
 388
 389         /* LPC Device, BDF:0-20-3 */
 390         printk(BIOS_INFO, "sb700_devices_por_init(): LPC Device, BDF:0-20-3\n");
 391         dev = pci_locate_device(PCI_ID(0x1002, 0x439D), 0);
 392         /* DMA enable */
 393         pci_write_config8(dev, 0x40, 0x04);
 394
 395         /* IO Port Decode Enable */
 396         pci_write_config8(dev, 0x44, 0xFF);
 397         pci_write_config8(dev, 0x45, 0xFF);
 398         pci_write_config8(dev, 0x46, 0xC3);
 399         pci_write_config8(dev, 0x47, 0xFF);
 400
 401         /* IO/Mem Port Decode Enable, I don't know why CIM disable some ports.
 402          *  Disable LPC TimeOut counter, enable SuperIO Configuration Port (2e/2f),
 403          * Alternate SuperIO Configuration Port (4e/4f), Wide Generic IO Port (64/65).
 404          * Enable bits for LPC ROM memory address range 1&2 for 1M ROM setting.*/
 405         byte = pci_read_config8(dev, 0x48);
 406         byte |= (1 << 1) | (1 << 0);    /* enable Super IO config port 2e-2h, 4e-4f */
 407         byte |= (1 << 3) | (1 << 4);    /* enable for LPC ROM address range1&2, Enable 512KB rom access at 0xFFF80000 - 0xFFFFFFFF */
 408         byte |= 1 << 6;         /* enable for RTC I/O range */
 409         pci_write_config8(dev, 0x48, byte);
 410         pci_write_config8(dev, 0x49, 0xFF);
 411         /* Enable 0x480-0x4bf, 0x4700-0x470B */
 412         byte = pci_read_config8(dev, 0x4A);
 413         byte |= ((1 << 1) + (1 << 6));  /*0x42, save the configuraion for port 0x80. */
 414         pci_write_config8(dev, 0x4A, byte);
 415
 416         /* Set LPC ROM size, it has been done in sb700_lpc_init().
 417          * enable LPC ROM range, 0xfff8: 512KB, 0xfff0: 1MB;
 418          * enable LPC ROM range, 0xfff8: 512KB, 0xfff0: 1MB
 419          * pci_write_config16(dev, 0x68, 0x000e)
 420          * pci_write_config16(dev, 0x6c, 0xfff0);*/
 421
 422         /* Enable Tpm12_en and Tpm_legacy. I don't know what is its usage and copied from CIM. */
 423         pci_write_config8(dev, 0x7C, 0x05);
 424
 425         /* P2P Bridge, BDF:0-20-4, the configuration of the registers in this dev are copied from CIM,
 426          */
 427         printk(BIOS_INFO, "sb700_devices_por_init(): P2P Bridge, BDF:0-20-4\n");
 428         dev = pci_locate_device(PCI_ID(0x1002, 0x4384), 0);
 429
 430         /* Arbiter enable. */
 431         pci_write_config8(dev, 0x43, 0xff);
 432
 433         /* Set PCDMA request into hight priority list. */
 434         /* pci_write_config8(dev, 0x49, 0x1) */ ;
 435
 436         pci_write_config8(dev, 0x40, 0x26);
 437
 438         pci_write_config8(dev, 0x0d, 0x40);
 439         pci_write_config8(dev, 0x1b, 0x40);
 440         /* Enable PCIB_DUAL_EN_UP will fix potential problem with PCI cards. */
 441         pci_write_config8(dev, 0x50, 0x01);
 442
 443         /* SATA Device, BDF:0-17-0, Non-Raid-5 SATA controller */
 444         printk(BIOS_INFO, "sb700_devices_por_init(): SATA Device, BDF:0-18-0\n");
 445         dev = pci_locate_device(PCI_ID(0x1002, 0x4390), 0);
 446
 447         /*PHY Global Control*/
 448         pci_write_config16(dev, 0x86, 0x2C00);
 449 }
 450
 451 /* sbPmioPorInitTable, Pre-initializing PMIO register space
 452 * The power management (PM) block is resident in the PCI/LPC/ISA bridge.
 453 * The PM regs are accessed via IO mapped regs 0xcd6 and 0xcd7.
 454 * The index address is first programmed into IO reg 0xcd6.
 455 * Read or write values are accessed through IO reg 0xcd7.
 456 */
 457 static void sb700_pmio_por_init(void)
 458 {
 459         u8 byte;
 460
 461         printk(BIOS_INFO, "sb700_pmio_por_init()\n");
 462         /* K8KbRstEn, KB_RST# control for K8 system. */
 463         byte = pmio_read(0x66);
 464         byte |= 0x20;
 465         pmio_write(0x66, byte);
 466
 467         /* RPR2.31 PM_TURN_OFF_MSG during ASF Shutdown. */
 468         if (get_sb700_revision(pci_locate_device(PCI_ID(0x1002, 0x4385), 0)) <= 0x12) {
 469                 byte = pmio_read(0x65);
 470                 byte &= ~(1 << 7);
 471                 pmio_write(0x65, byte);
 472
 473                 byte = pmio_read(0x75);
 474                 byte &= 0xc0;
 475                 byte |= 0x05;
 476                 pmio_write(0x75, byte);
 477
 478                 byte = pmio_read(0x52);
 479                 byte &= 0xc0;
 480                 byte |= 0x08;
 481                 pmio_write(0x52, byte);
 482         } else {
 483                 byte = pmio_read(0xD7);
 484                 byte |= 1 << 0;
 485                 pmio_write(0xD7, byte);
 486
 487                 byte = pmio_read(0x65);
 488                 byte |= 1 << 7;
 489                 pmio_write(0x65, byte);
 490
 491                 byte = pmio_read(0x75);
 492                 byte &= 0xc0;
 493                 byte |= 0x01;
 494                 pmio_write(0x75, byte);
 495
 496                 byte = pmio_read(0x52);
 497                 byte &= 0xc0;
 498                 byte |= 0x02;
 499                 pmio_write(0x52, byte);
 500
 501         }
 502
 503         /* Watch Dog Timer Control
 504          * Set watchdog time base to 0xfec000f0 to avoid SCSI card boot failure.
 505          * But I don't find WDT is enabled in SMBUS 0x41 bit3 in CIM.
 506          */
 507         pmio_write(0x6c, 0xf0);
 508         pmio_write(0x6d, 0x00);
 509         pmio_write(0x6e, 0xc0);
 510         pmio_write(0x6f, 0xfe);
 511
 512         /* rpr2.15: Enabling Spread Spectrum */
 513         byte = pmio_read(0x42);
 514         byte |= 1 << 7;
 515         pmio_write(0x42, byte);
 516         /* TODO: Check if it is necessary. IDE reset */
 517         byte = pmio_read(0xB2);
 518         byte |= 1 << 0;
 519         pmio_write(0xB2, byte);
 520 }
 521
 522 /*
 523 * Add any south bridge setting.
 524 */
 525 static void sb700_pci_cfg(void)
 526 {
 527         device_t dev;
 528         u8 byte;
 529
 530         /* SMBus Device, BDF:0-20-0 */
 531         dev = pci_locate_device(PCI_ID(0x1002, 0x4385), 0);
 532         /* Enable watchdog decode timer */
 533         byte = pci_read_config8(dev, 0x41);
 534         byte |= (1 << 3);
 535         pci_write_config8(dev, 0x41, byte);
 536
 537         /* Set to 1 to reset USB on the software (such as IO-64 or IO-CF9 cycles)
 538          * generated PCIRST#. */
 539         byte = pmio_read(0x65);
 540         byte |= (1 << 4);
 541         pmio_write(0x65, byte);
 542
 543         /* IDE Device, BDF:0-20-1 */
 544         dev = pci_locate_device(PCI_ID(0x1002, 0x439C), 0);
 545         /* Enable IDE Explicit prefetch, 0x63[0] clear */
 546         byte = pci_read_config8(dev, 0x63);
 547         byte &= 0xfe;
 548         pci_write_config8(dev, 0x63, byte);
 549
 550         /* LPC Device, BDF:0-20-3 */
 551         /* The code below is ported from old chipset. It is not
 552          * metioned in RPR. But I keep them. The registers and the
 553          * comments are compatible. */
 554         dev = pci_locate_device(PCI_ID(0x1002, 0x439D), 0);
 555         /* Enabling LPC DMA function. */
 556         byte = pci_read_config8(dev, 0x40);
 557         byte |= (1 << 2);
 558         pci_write_config8(dev, 0x40, byte);
 559         /* Disabling LPC TimeOut. 0x48[7] clear. */
 560         byte = pci_read_config8(dev, 0x48);
 561         byte &= 0x7f;
 562         pci_write_config8(dev, 0x48, byte);
 563         /* Disabling LPC MSI Capability, 0x78[1] clear. */
 564         byte = pci_read_config8(dev, 0x78);
 565         byte &= 0xfd;
 566         pci_write_config8(dev, 0x78, byte);
 567
 568         /* SATA Device, BDF:0-17-0, Non-Raid-5 SATA controller */
 569         dev = pci_locate_device(PCI_ID(0x1002, 0x4390), 0);
 570         /* rpr7.12 SATA MSI and D3 Power State Capability. */
 571         byte = pci_read_config8(dev, 0x40);
 572         byte |= 1 << 0;
 573         pci_write_config8(dev, 0x40, byte);
 574         if (get_sb700_revision(pci_locate_device(PCI_ID(0x1002, 0x4385), 0)) <= 0x12)
 575                 pci_write_config8(dev, 0x34, 0x70); /* set 0x61 to 0x70 if S1 is not supported. */
 576         else
 577                 pci_write_config8(dev, 0x34, 0x50); /* set 0x61 to 0x50 if S1 is not supported. */
 578         byte &= ~(1 << 0);
 579         pci_write_config8(dev, 0x40, byte);
 580 }
 581
 582 /*
 583 */
 584 static void sb700_por_init(void)
 585 {
 586         /* sbDevicesPorInitTable + sbK8PorInitTable */
 587         sb700_devices_por_init();
 588
 589         /* sbPmioPorInitTable + sbK8PmioPorInitTable */
 590         sb700_pmio_por_init();
 591 }
 592
 593 /*
 594 * It should be called during early POST after memory detection and BIOS shadowing but before PCI bus enumeration.
 595 */
 596 static void sb700_before_pci_init(void)
 597 {
 598         sb700_pci_cfg();
 599 }
 600
 601 /*
 602 * This function should be called after enable_sb700_smbus().
 603 */
 604 static void sb700_early_setup(void)
 605 {
 606         printk(BIOS_INFO, "sb700_early_setup()\n");
 607         sb700_por_init();
 608 }
 609
 610 static int smbus_read_byte(u32 device, u32 address)
 611 {
 612         return do_smbus_read_byte(SMBUS_IO_BASE, device, address);
 613 }
 614 #endif