src/southbridge/amd/rs780/rs780_gfx.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2010 Advanced Micro Devices, Inc.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  18  */
  19
  20 /*
  21  *  for rs780 internal graphics device
  22  *  device id of internal grphics:
  23  *      RS780:  0x9610
  24  *      RS780C: 0x9611
  25  *      RS780M: 0x9612
  26  *      RS780MC:0x9613
  27  *      RS780E: 0x9615
  28  */
  29 #include <console/console.h>
  30 #include <device/device.h>
  31 #include <device/pci.h>
  32 #include <device/pci_ids.h>
  33 #include <device/pci_ops.h>
  34 #include <delay.h>
  35 #include <cpu/x86/msr.h>
  36 #include "rs780.h"
  37
  38 void set_pcie_reset(void);
  39 void set_pcie_dereset(void);
  40
  41 #define CLK_CNTL_INDEX  0x8
  42 #define CLK_CNTL_DATA   0xC
  43
  44 /* The Integrated Info Table. */
  45 ATOM_INTEGRATED_SYSTEM_INFO_V2 vgainfo;
  46
  47 static u32 clkind_read(device_t dev, u32 index)
  48 {
  49         u32     gfx_bar2 = pci_read_config32(dev, 0x18) & ~0xF;
  50
  51         *(u32*)(gfx_bar2+CLK_CNTL_INDEX) = index & 0x7F;
  52         return *(u32*)(gfx_bar2+CLK_CNTL_DATA);
  53 }
  54
  55 static void clkind_write(device_t dev, u32 index, u32 data)
  56 {
  57         u32     gfx_bar2 = pci_read_config32(dev, 0x18) & ~0xF;
  58         /* printk(BIOS_INFO, "gfx bar 2 %02x\n", gfx_bar2); */
  59
  60         *(u32*)(gfx_bar2+CLK_CNTL_INDEX) = index | 1<<7;
  61         *(u32*)(gfx_bar2+CLK_CNTL_DATA)  = data;
  62 }
  63
  64 /*
  65 * pci_dev_read_resources thinks it is a IO type.
  66 * We have to force it to mem type.
  67 */
  68 static void rs780_gfx_read_resources(device_t dev)
  69 {
  70         printk(BIOS_INFO, "rs780_gfx_read_resources.\n");
  71
  72         /* The initial value of 0x24 is 0xFFFFFFFF, which is confusing.
  73            Even if we write 0xFFFFFFFF into it, it will be 0xFFF00000,
  74            which tells us it is a memory address base.
  75          */
  76         pci_write_config32(dev, 0x24, 0x00000000);
  77
  78         /* Get the normal pci resources of this device */
  79         pci_dev_read_resources(dev);
  80         compact_resources(dev);
  81 }
  82
  83 typedef struct _MMIORANGE
  84 {
  85         u32     Base;
  86         u32     Limit;
  87         u8      Attribute;
  88 } MMIORANGE;
  89
  90 MMIORANGE MMIO[8], CreativeMMIO[8];
  91
  92 static MMIORANGE* AllocMMIO(MMIORANGE* pMMIO)
  93 {
  94         int i;
  95         for (i=0; i<8; i++)
  96         {
  97                 if (pMMIO[i].Limit == 0)
  98                                 return &pMMIO[i];
  99         }
 100         return 0;
 101 }
 102 static void FreeMMIO(MMIORANGE* pMMIO)
 103 {
 104         pMMIO->Base = 0;
 105         pMMIO->Limit = 0;
 106 }
 107
 108 #define CIM_STATUS u32
 109 #define CIM_SUCCESS 0x00000000
 110 #define CIM_ERROR       0x80000000
 111 #define CIM_UNSUPPORTED 0x80000001
 112 #define CIM_DISABLEPORT 0x80000002
 113
 114 #define MMIO_ATTRIB_NP_ONLY     1
 115 #define MMIO_ATTRIB_BOTTOM_TO_TOP 1<<1
 116 #define MMIO_ATTRIB_SKIP_ZERO 1<<2
 117
 118 static u32 SetMMIO(u32 Base, u32 Limit, u8 Attribute, MMIORANGE *pMMIO)
 119 {
 120         int i;
 121         MMIORANGE * TempRange;
 122         for(i=0; i<8; i++)
 123         {
 124                 if(pMMIO[i].Attribute != Attribute && Base >= pMMIO[i].Base && Limit <= pMMIO[i].Limit)
 125                 {
 126                         TempRange = AllocMMIO(pMMIO);
 127                         if(TempRange == 0) return 0x80000000;
 128                         TempRange->Base = Limit;
 129                         TempRange->Limit = pMMIO[i].Limit;
 130                         TempRange->Attribute = pMMIO[i].Attribute;
 131                         pMMIO[i].Limit = Base;
 132                 }
 133         }
 134         TempRange = AllocMMIO(pMMIO);
 135         if(TempRange == 0) return 0x80000000;
 136         TempRange->Base = Base;
 137         TempRange->Limit = Limit;
 138         TempRange->Attribute = Attribute;
 139         return 0;
 140 }
 141
 142 static u8 FinalizeMMIO(MMIORANGE *pMMIO)
 143 {
 144         int i, j, n = 0;
 145         for(i=0; i<8; i++)
 146         {
 147                 if (pMMIO[i].Base == pMMIO[i].Limit)
 148                 {
 149                         FreeMMIO(&pMMIO[i]);
 150                         continue;
 151                 }
 152                 for(j=0; j<i; j++)
 153                 {
 154                         if (i!=j && pMMIO[i].Attribute == pMMIO[j].Attribute)
 155                         {
 156                                 if (pMMIO[i].Base == pMMIO[j].Limit)
 157                                 {
 158                                         pMMIO[j].Limit = pMMIO[i].Limit;
 159                                          FreeMMIO(&pMMIO[i]);
 160                                 }
 161                                 if (pMMIO[i].Limit == pMMIO[j].Base)
 162                                 {
 163                                         pMMIO[j].Base = pMMIO[i].Base;
 164                                    FreeMMIO(&pMMIO[i]);
 165                                 }
 166                         }
 167                 }
 168         }
 169         for (i=0; i<8; i++)
 170         {
 171                 if (pMMIO[i].Limit != 0) n++;
 172         }
 173         return n;
 174 }
 175
 176 static CIM_STATUS GetCreativeMMIO(MMIORANGE *pMMIO)
 177 {
 178         CIM_STATUS Status = CIM_UNSUPPORTED;
 179         u8 Bus, Dev, Reg, BusStart, BusEnd;
 180         u32     Value;
 181         device_t dev0x14 = dev_find_slot(0, PCI_DEVFN(0x14, 4));
 182         device_t tempdev;
 183         Value = pci_read_config32(dev0x14, 0x18);
 184         BusStart = (Value >> 8) & 0xFF;
 185         BusEnd = (Value >> 16) & 0xFF;
 186         for(Bus = BusStart; Bus <= BusEnd; Bus++)
 187         {
 188                 for(Dev = 0; Dev <= 0x1f; Dev++)
 189                 {
 190                         tempdev = dev_find_slot(Bus, Dev << 3);
 191                         Value = pci_read_config32(tempdev, 0);
 192                         printk(BIOS_DEBUG, "Dev ID %x \n", Value);
 193                         if((Value & 0xffff) == 0x1102)
 194                         {//Creative
 195                                 //Found Creative SB
 196                                 u32     MMIOStart = 0xffffffff;
 197                                 u32 MMIOLimit = 0;
 198                                 for(Reg = 0x10; Reg < 0x20; Reg+=4)
 199                                 {
 200                                         u32     BaseA, LimitA;
 201                                         BaseA = pci_read_config32(tempdev, Reg);
 202                                         Value = BaseA;
 203                                         if(!(Value & 0x01))
 204                                         {
 205                                                 Value = Value & 0xffffff00;
 206                                                 if(Value !=  0)
 207                                                 {
 208                                                         if(MMIOStart > Value)
 209                                                                 MMIOStart = Value;
 210                                                         LimitA = 0xffffffff;
 211                                                         //WritePCI(PciAddress,AccWidthUint32,&LimitA);
 212                                                         pci_write_config32(tempdev, Reg, LimitA);
 213                                                         //ReadPCI(PciAddress,AccWidthUint32,&LimitA);
 214                                                         LimitA = pci_read_config32(tempdev, Reg);
 215                                                         LimitA = Value + (~LimitA + 1);
 216                                                         //WritePCI(PciAddress,AccWidthUint32,&BaseA);
 217                                                         pci_write_config32(tempdev, Reg, BaseA);
 218                                                         if (LimitA > MMIOLimit)
 219                                                                 MMIOLimit = LimitA;
 220                                                 }
 221                                         }
 222                                 }
 223                                 printk(BIOS_DEBUG, " MMIOStart %x MMIOLimit %x \n", MMIOStart, MMIOLimit);
 224                                 if (MMIOStart < MMIOLimit)
 225                                 {
 226                                         Status = SetMMIO(MMIOStart>>8, MMIOLimit>>8, 0x80, pMMIO);
 227                                         if(Status == CIM_ERROR) return Status;
 228                                 }
 229                         }
 230                 }
 231         }
 232         if(Status == CIM_SUCCESS)
 233         {
 234                 //Lets optimize MMIO
 235                 if(FinalizeMMIO(pMMIO) > 4)
 236                 {
 237                         Status = CIM_ERROR;
 238                 }
 239         }
 240
 241         return Status;
 242 }
 243
 244 static void ProgramMMIO(MMIORANGE *pMMIO, u8 LinkID, u8 Attribute)
 245 {
 246         int i, j, n = 7;
 247         device_t k8_f1;
 248
 249         k8_f1 = dev_find_slot(0, PCI_DEVFN(0x18, 1));
 250
 251         for(i = 0; i < 8; i++)
 252         {
 253                 int k = 0, MmioReg;
 254                 u32 Base = 0;
 255                 u32 Limit = 0;
 256                 for(j = 0; j < 8; j++)
 257                 {
 258                         if (Base < pMMIO[j].Base)
 259                         {
 260                                 Base = pMMIO[j].Base;
 261                                 k = j;
 262                         }
 263                 }
 264                 if(pMMIO[k].Limit != 0)
 265                 {
 266                         if(Attribute & MMIO_ATTRIB_NP_ONLY && pMMIO[k].Attribute == 0 )
 267                         {
 268                                 Base = 0;
 269                         }
 270                         else
 271                         {
 272                                 Base = pMMIO[k].Base | 0x3;
 273                                 Limit= ((pMMIO[k].Limit - 1) & 0xffffff00) | pMMIO[k].Attribute | (LinkID << 4);
 274                         }
 275                         FreeMMIO(&pMMIO[k]);
 276                 }
 277                 if (Attribute & MMIO_ATTRIB_SKIP_ZERO && Base == 0 && Limit == 0) continue;
 278                 MmioReg = (Attribute & MMIO_ATTRIB_BOTTOM_TO_TOP)?n:(7-n);
 279                 n--;
 280                 //RWPCI(PCI_ADDRESS(0,CPU_DEV,CPU_F1,0x80+MmioReg*8),AccWidthUint32 |S3_SAVE,0x0,0x0);
 281                 pci_write_config32(k8_f1, 0x80+MmioReg*8, 0);
 282
 283                 //WritePCI(PCI_ADDRESS(0,CPU_DEV,CPU_F1,0x84+MmioReg*8),AccWidthUint32 |S3_SAVE,&Limit);
 284                 pci_write_config32(k8_f1, 0x84+MmioReg*8, Limit);
 285
 286                 //WritePCI(PCI_ADDRESS(0,CPU_DEV,CPU_F1,0x80+MmioReg*8),AccWidthUint32 |S3_SAVE,&Base);
 287                 pci_write_config32(k8_f1, 0x80+MmioReg*8, Base);
 288         }
 289 }
 290
 291 static void internal_gfx_pci_dev_init(struct device *dev)
 292 {
 293         unsigned char * bpointer;
 294         volatile u32 * GpuF0MMReg;
 295         volatile u32 * pointer;
 296         int i;
 297         u16 command;
 298         u32 value;
 299         u16 deviceid, vendorid;
 300         device_t nb_dev = dev_find_slot(0, 0);
 301         device_t k8_f2 = dev_find_slot(0, PCI_DEVFN(0x18, 2));
 302         device_t k8_f0 = dev_find_slot(0, PCI_DEVFN(0x18, 0));
 303
 304         /* We definetely will use this in future. Just leave it here. */
 305         /*struct southbridge_amd_rs780_config *cfg =
 306            (struct southbridge_amd_rs780_config *)dev->chip_info;*/
 307
 308         deviceid = pci_read_config16(dev, PCI_DEVICE_ID);
 309         vendorid = pci_read_config16(dev, PCI_VENDOR_ID);
 310         printk(BIOS_INFO, "internal_gfx_pci_dev_init device=%x, vendor=%x.\n",
 311              deviceid, vendorid);
 312
 313         command = pci_read_config16(dev, 0x04);
 314         command |= 0x7;
 315         pci_write_config16(dev, 0x04, command);
 316
 317         /* Clear vgainfo. */
 318         bpointer = (unsigned char *) &vgainfo;
 319         for(i=0; i<sizeof(ATOM_INTEGRATED_SYSTEM_INFO_V2); i++)
 320         {
 321                 *bpointer = 0;
 322                 bpointer++;
 323         }
 324
 325         GpuF0MMReg = (u32 *)pci_read_config32(dev, 0x18);
 326
 327         /* GFX_InitFBAccess. */
 328         value = nbmc_read_index(nb_dev, 0x10);
 329         *(GpuF0MMReg + 0x2000/4) = 0x11;
 330         *(GpuF0MMReg + 0x2180/4) = ((value&0xff00)>>8)|((value&0xff000000)>>8);
 331         *(GpuF0MMReg + 0x2c04/4) = ((value&0xff0)<<8);
 332         *(GpuF0MMReg + 0x5428/4) = ((value&0xffff0000)+0x10000)-((value&0xffff)<<16);
 333         *(GpuF0MMReg + 0x2000/4) = 0x00000011;
 334         *(GpuF0MMReg + 0x200c/4) = 0x00000020;
 335         *(GpuF0MMReg + 0x2010/4) = 0x10204810;
 336         *(GpuF0MMReg + 0x2010/4) = 0x00204810;
 337         *(GpuF0MMReg + 0x2014/4) = 0x10408810;
 338         *(GpuF0MMReg + 0x2014/4) = 0x00408810;
 339         *(GpuF0MMReg + 0x2414/4) = 0x00000080;
 340         *(GpuF0MMReg + 0x2418/4) = 0x84422415;
 341         *(GpuF0MMReg + 0x2418/4) = 0x04422415;
 342         *(GpuF0MMReg + 0x5490/4) = 0x00000001;
 343         *(GpuF0MMReg + 0x7de4/4) |= (1<<3) | (1<<4);
 344         /* Force allow LDT_STOP Cool'n'Quiet workaround. */
 345         *(GpuF0MMReg + 0x655c/4) |= 1<<4;
 346         /* GFX_InitFBAccess finished. */
 347
 348         /* GFX_StartMC. */
 349 #if (CONFIG_GFXUMA == 1) /* for UMA mode. */
 350         /* MC_INIT_COMPLETE. */
 351         set_nbmc_enable_bits(nb_dev, 0x2, 0, 1<<31);
 352         /* MC_STARTUP, MC_POWERED_UP and MC_VMODE.*/
 353         set_nbmc_enable_bits(nb_dev, 0x1, 1<<18, 1|1<<2);
 354
 355         set_nbmc_enable_bits(nb_dev, 0xb1, 0, 1<<6);
 356         set_nbmc_enable_bits(nb_dev, 0xc3, 0, 1);
 357         nbmc_write_index(nb_dev, 0x07, 0x18);
 358         nbmc_write_index(nb_dev, 0x06, 0x00000102);
 359         nbmc_write_index(nb_dev, 0x09, 0x40000008);
 360         set_nbmc_enable_bits(nb_dev, 0x6, 0, 1<<31);
 361         /* GFX_StartMC finished. */
 362 #else
 363         /* for SP mode. */
 364         set_nbmc_enable_bits(nb_dev, 0xaa, 0xf0, 0x30);
 365         set_nbmc_enable_bits(nb_dev, 0xce, 0xf0, 0x30);
 366         set_nbmc_enable_bits(nb_dev, 0xca, 0xff000000, 0x47000000);
 367         set_nbmc_enable_bits(nb_dev, 0xcb, 0x3f000000, 0x01000000);
 368         set_nbmc_enable_bits(nb_dev, 0x01, 0, 1<<0);
 369         set_nbmc_enable_bits(nb_dev, 0x04, 0, 1<<31);
 370         set_nbmc_enable_bits(nb_dev, 0xb4, 0x3f, 0x3f);
 371         set_nbmc_enable_bits(nb_dev, 0xb4, 0, 1<<6);
 372         set_nbmc_enable_bits(nb_dev, 0xc3, 1<<11, 0);
 373         set_nbmc_enable_bits(nb_dev, 0xa0, 1<<29, 0);
 374         nbmc_write_index(nb_dev, 0xa4, 0x3484576f);
 375         nbmc_write_index(nb_dev, 0xa5, 0x222222df);
 376         nbmc_write_index(nb_dev, 0xa6, 0x00000000);
 377         nbmc_write_index(nb_dev, 0xa7, 0x00000000);
 378         set_nbmc_enable_bits(nb_dev, 0xc3, 1<<8, 0);
 379         udelay(10);
 380         set_nbmc_enable_bits(nb_dev, 0xc3, 1<<9, 0);
 381         udelay(10);
 382         set_nbmc_enable_bits(nb_dev, 0x01, 0, 1<<2);
 383         udelay(200);
 384         set_nbmc_enable_bits(nb_dev, 0x01, 0, 1<<3);
 385         set_nbmc_enable_bits(nb_dev, 0xa0, 0, 1<<31);
 386         udelay(500);
 387         set_nbmc_enable_bits(nb_dev, 0x02, 0, 1<<31);
 388         set_nbmc_enable_bits(nb_dev, 0xa0, 0, 1<<30);
 389         set_nbmc_enable_bits(nb_dev, 0xa0, 1<<31, 0);
 390         set_nbmc_enable_bits(nb_dev, 0xa0, 0, 1<<29);
 391         nbmc_write_index(nb_dev, 0xa4, 0x23484576);
 392         nbmc_write_index(nb_dev, 0xa5, 0x00000000);
 393         nbmc_write_index(nb_dev, 0xa6, 0x00000000);
 394         nbmc_write_index(nb_dev, 0xa7, 0x00000000);
 395         /* GFX_StartMC finished. */
 396
 397         /* GFX_SPPowerManagment, don't care for new. */
 398         /* Post MC Init table programming. */
 399         set_nbmc_enable_bits(nb_dev, 0xac, ~(0xfffffff0), 0x0b);
 400
 401         /* Do we need Write and Read Calibration? */
 402         /* GFX_Init finished. */
 403 #endif
 404
 405         /* GFX_InitIntegratedInfo. */
 406         /* fill the Integrated Info Table. */
 407         vgainfo.sHeader.usStructureSize = sizeof(ATOM_INTEGRATED_SYSTEM_INFO_V2);
 408         vgainfo.sHeader.ucTableFormatRevision = 1;
 409         vgainfo.sHeader.ucTableContentRevision = 2;
 410
 411 #if (CONFIG_GFXUMA == 0) /* SP mode. */
 412         vgainfo.ulBootUpSidePortClock = 667*100;
 413         vgainfo.ucMemoryType = 3;
 414         vgainfo.ulMinSidePortClock = 333*100;
 415 #endif
 416
 417         vgainfo.ulBootUpEngineClock = 500 * 100; /* set boot up GFX engine clock. */
 418         vgainfo.ulReserved1[0] = 0;     vgainfo.ulReserved1[1] = 0;
 419         value = pci_read_config32(k8_f2, 0x94);
 420         printk(BIOS_DEBUG, "MEMCLK = %x\n", value&0x7);
 421         vgainfo.ulBootUpUMAClock = 333 * 100; /* set boot up UMA memory clock. */
 422         vgainfo.ulBootUpSidePortClock = 0; /* disable SP. */
 423         vgainfo.ulMinSidePortClock = 0; /* disable SP. */
 424         for(i=0; i<6; i++)
 425                 vgainfo.ulReserved2[i] = 0;
 426         vgainfo.ulSystemConfig = 0;
 427         //vgainfo.ulSystemConfig |= 1<<1 | 1<<3 | 1<<4 | 1<<5 | 1<<6 | 1<<7 | 1;
 428         vgainfo.ulBootUpReqDisplayVector = 0; //?
 429         vgainfo.ulOtherDisplayMisc = 0; //?
 430         vgainfo.ulDDISlot1Config = 0x000c0011; //0; //VGA
 431         //vgainfo.ulDDISlot1Config = 0x000c00FF; //0; //HDMI
 432         vgainfo.ulDDISlot2Config = 0x00130022; //0; //?
 433         vgainfo.ucMemoryType = 2;
 434         /* UMA Channel Number: 1 or 2. */
 435         vgainfo.ucUMAChannelNumber = 2;
 436         vgainfo.ucDockingPinBit = 0; //?
 437         vgainfo.ucDockingPinPolarity = 0; //?
 438         vgainfo.ulDockingPinCFGInfo = 0; //?
 439         vgainfo.ulCPUCapInfo = 3; /* K8. */
 440
 441         /* page 5-19 on BDG. */
 442         vgainfo.usNumberOfCyclesInPeriod = 0x8019;
 443         vgainfo.usMaxNBVoltage = 0x1a;
 444         vgainfo.usMinNBVoltage = 0;
 445         vgainfo.usBootUpNBVoltage = 0x1a;
 446
 447         value = pci_read_config32(nb_dev, 0xd0);
 448         printk(BIOS_DEBUG, "NB HT speed = %x.\n", value);
 449         value = pci_read_config32(k8_f0, 0x88);
 450         printk(BIOS_DEBUG, "CPU HT speed = %x.\n", value);
 451         vgainfo.ulHTLinkFreq = 100 * 100; /* set HT speed. */
 452
 453         /* HT width. */
 454         value = pci_read_config32(nb_dev, 0xc8);
 455         printk(BIOS_DEBUG, "HT width = %x.\n", value);
 456         vgainfo.usMinHTLinkWidth = 16;
 457         vgainfo.usMaxHTLinkWidth = 16;
 458         vgainfo.usUMASyncStartDelay = 322;
 459         vgainfo.usUMADataReturnTime = 86;
 460         vgainfo.usLinkStatusZeroTime = 0x00c8; //0; //?
 461         vgainfo.usReserved = 0;
 462         vgainfo.ulHighVoltageHTLinkFreq = 100 * 100;
 463         vgainfo.ulLowVoltageHTLinkFreq = 100 * 100;
 464         vgainfo.usMaxUpStreamHTLinkWidth = 16;
 465         vgainfo.usMaxDownStreamHTLinkWidth = 16;
 466         vgainfo.usMinUpStreamHTLinkWidth = 16;
 467         vgainfo.usMinDownStreamHTLinkWidth = 16;
 468         for(i=0; i<97; i++)
 469                 vgainfo.ulReserved3[i] = 0;
 470
 471         /* Transfer the Table to VBIOS. */
 472         pointer = (u32 *)&vgainfo;
 473         for(i=0; i<sizeof(ATOM_INTEGRATED_SYSTEM_INFO_V2); i+=4)
 474         {
 475 #if (CONFIG_GFXUMA == 1)
 476                 *GpuF0MMReg = 0x80000000 + 0x10000000 - 512 + i;
 477 #else
 478                 *GpuF0MMReg = 0x80000000 + 0x8000000 - 512 + i;
 479 #endif
 480                 *(GpuF0MMReg+1) = *pointer++;
 481         }
 482
 483         /* GFX_InitLate. */
 484         {
 485                 u8 temp8;
 486                 temp8 = pci_read_config8(dev, 0x4);
 487                 //temp8 &= ~1; /* CIM clears this bit. Strangely, I can'd. */
 488                 temp8 |= 1<<1|1<<2;
 489                 pci_write_config8(dev, 0x4, temp8);
 490         }
 491
 492 #if 0 /* Trust the original resource allocation. Don't do it again. */
 493         /* NB_SetupMGMMIO. */
 494
 495         /* clear MMIO and CreativeMMIO. */
 496         bpointer = (unsigned char *)MMIO;
 497         for(i=0; i<sizeof(MMIO); i++)
 498         {
 499                 *bpointer = 0;
 500                 bpointer++;
 501         }
 502         bpointer = (unsigned char *)CreativeMMIO;
 503         for(i=0; i<sizeof(CreativeMMIO); i++)
 504         {
 505                 *bpointer = 0;
 506                 bpointer++;
 507         }
 508
 509         /* Set MMIO ranges in K8. */
 510         /* Set MMIO TOM - 4G. */
 511         SetMMIO(0x400<<12, 0x1000000, 0x80, &MMIO[0]);
 512         /* Set MMIO for VGA Legacy FB. */
 513         SetMMIO(0xa00, 0xc00, 0x80, &MMIO[0]);
 514
 515         /* Set MMIO for non prefetchable P2P. */
 516         temp = pci_read_config32(dev0x14, 0x20);
 517         Base32 = (temp & 0x0fff0) << 8;
 518         Limit32 = ((temp & 0x0fff00000) + 0x100000) >> 8;
 519         if(Base32 < Limit32)
 520         {
 521                 Status = GetCreativeMMIO(&CreativeMMIO[0]);
 522                 if(Status != CIM_ERROR)
 523                         SetMMIO(Base32, Limit32, 0x0, &MMIO[0]);
 524         }
 525         /* Set MMIO for prefetchable P2P. */
 526         if(Status != CIM_ERROR)
 527         {
 528                 temp = pci_read_config32(dev0x14, 0x24);
 529
 530                 Base32 = (temp & 0x0fff0) <<8;
 531                 Limit32 = ((temp & 0x0fff00000) + 0x100000) >> 8;
 532                 if(Base32 < Limit32)
 533                         SetMMIO(Base32, Limit32, 0x0, &MMIO[0]);
 534         }
 535
 536         FinalizeMMIO(&MMIO[0]);
 537
 538         ProgramMMIO(&CreativeMMIO[0], 0, MMIO_ATTRIB_NP_ONLY);
 539         ProgramMMIO(&MMIO[0], 0, MMIO_ATTRIB_NP_ONLY | MMIO_ATTRIB_BOTTOM_TO_TOP | MMIO_ATTRIB_SKIP_ZERO);
 540 #endif
 541
 542         pci_dev_init(dev);
 543
 544         /* clk ind */
 545         clkind_write(dev, 0x08, 0x01);
 546         clkind_write(dev, 0x0C, 0x22);
 547         clkind_write(dev, 0x0F, 0x0);
 548         clkind_write(dev, 0x11, 0x0);
 549         clkind_write(dev, 0x12, 0x0);
 550         clkind_write(dev, 0x14, 0x0);
 551         clkind_write(dev, 0x15, 0x0);
 552         clkind_write(dev, 0x16, 0x0);
 553         clkind_write(dev, 0x17, 0x0);
 554         clkind_write(dev, 0x18, 0x0);
 555         clkind_write(dev, 0x19, 0x0);
 556         clkind_write(dev, 0x1A, 0x0);
 557         clkind_write(dev, 0x1B, 0x0);
 558         clkind_write(dev, 0x1C, 0x0);
 559         clkind_write(dev, 0x1D, 0x0);
 560         clkind_write(dev, 0x1E, 0x0);
 561         clkind_write(dev, 0x26, 0x0);
 562         clkind_write(dev, 0x27, 0x0);
 563         clkind_write(dev, 0x28, 0x0);
 564         clkind_write(dev, 0x5C, 0x0);
 565 }
 566
 567
 568 /*
 569 * Set registers in RS780 and CPU to enable the internal GFX.
 570 * Please refer to CIM source code and BKDG.
 571 */
 572 extern uint64_t uma_memory_base, uma_memory_size;
 573
 574 static void rs780_internal_gfx_enable(device_t dev)
 575 {
 576         u32 l_dword;
 577         int i;
 578         device_t k8_f0 = 0, k8_f2 = 0;
 579         device_t nb_dev = dev_find_slot(0, 0);
 580         msr_t sysmem;
 581
 582 #if (CONFIG_GFXUMA == 0)
 583         u32 FB_Start, FB_End;
 584 #endif
 585
 586         printk(BIOS_INFO, "rs780_internal_gfx_enable dev = 0x%p, nb_dev = 0x%p.\n", dev, nb_dev);
 587
 588         sysmem = rdmsr(0xc001001a);
 589         printk(BIOS_INFO, "sysmem = %x_%x\n", sysmem.hi, sysmem.lo);
 590
 591         /* The system top memory in 780. */
 592         pci_write_config32(nb_dev, 0x90, sysmem.lo);
 593         htiu_write_index(nb_dev, 0x30, 0);
 594         htiu_write_index(nb_dev, 0x31, 0);
 595
 596         /* Disable external GFX and enable internal GFX. */
 597         l_dword = pci_read_config32(nb_dev, 0x8c);
 598         l_dword &= ~(1<<0);
 599         l_dword |= 1<<1;
 600         pci_write_config32(nb_dev, 0x8c, l_dword);
 601
 602         /* NB_SetDefaultIndexes */
 603         pci_write_config32(nb_dev, 0x94, 0x7f);
 604         pci_write_config32(nb_dev, 0x60, 0x7f);
 605         pci_write_config32(nb_dev, 0xe0, 0);
 606
 607         /* NB_InitEarlyNB finished. */
 608
 609         /* LPC DMA Deadlock workaround? */
 610         /* GFX_InitCommon*/
 611         k8_f0 = dev_find_slot(0, PCI_DEVFN(0x18, 0));
 612         l_dword = pci_read_config32(k8_f0, 0x68);
 613         l_dword &= ~(3 << 21);
 614         l_dword |= (1 << 21);
 615         pci_write_config32(k8_f0, 0x68, l_dword);
 616
 617         /* GFX_InitCommon. */
 618         nbmc_write_index(nb_dev, 0x23, 0x00c00010);
 619         set_nbmc_enable_bits(nb_dev, 0x16, 1<<15, 1<<15);
 620         set_nbmc_enable_bits(nb_dev, 0x25, 0xffffffff, 0x111f111f);
 621         set_htiu_enable_bits(nb_dev, 0x37, 1<<24, 1<<24);
 622
 623 #if (CONFIG_GFXUMA == 1)
 624         /* GFX_InitUMA. */
 625         /* Copy CPU DDR Controller to NB MC. */
 626         k8_f2 = dev_find_slot(0, PCI_DEVFN(0x18, 2));
 627         for (i = 0; i < 12; i++)
 628         {
 629                 l_dword = pci_read_config32(k8_f2, 0x40 + i * 4);
 630                 nbmc_write_index(nb_dev, 0x30 + i, l_dword);
 631         }
 632
 633         l_dword = pci_read_config32(k8_f2, 0x80);
 634         nbmc_write_index(nb_dev, 0x3c, l_dword);
 635
 636         l_dword = pci_read_config32(k8_f2, 0x94);
 637         if(l_dword & (1<<22))
 638                 set_nbmc_enable_bits(nb_dev, 0x3c, 0, 1<<16);
 639         else
 640                 set_nbmc_enable_bits(nb_dev, 0x3c, 1<<16, 0);
 641
 642         if(l_dword & (1<<8))
 643                 set_nbmc_enable_bits(nb_dev, 0x3c, 0, 1<<17);
 644         else
 645                 set_nbmc_enable_bits(nb_dev, 0x3c, 1<<17, 0);
 646
 647         l_dword = pci_read_config32(k8_f2, 0x90);
 648         if(l_dword & (1<<10))
 649                 set_nbmc_enable_bits(nb_dev, 0x3c, 0, 1<<18);
 650         else
 651                 set_nbmc_enable_bits(nb_dev, 0x3c, 1<<18, 0);
 652
 653         /* Set UMA in the 780 side. */
 654         /* UMA start address, size. */
 655         /* The same value in spite of system memory size. */
 656         nbmc_write_index(nb_dev, 0x10, 0xcfffc000);
 657         nbmc_write_index(nb_dev, 0x11, uma_memory_base);
 658         nbmc_write_index(nb_dev, 0x12, 0);
 659         nbmc_write_index(nb_dev, 0xf0, 256);
 660         /* GFX_InitUMA finished. */
 661 #else
 662         /* GFX_InitSP. */
 663         /* SP memory:Hynix HY5TQ1G631ZNFP. 128MB = 64M * 16. 667MHz. DDR3. */
 664
 665         /* Enable Async mode. */
 666         set_nbmc_enable_bits(nb_dev, 0x06, 7<<8, 1<<8);
 667         set_nbmc_enable_bits(nb_dev, 0x08, 1<<10, 0);
 668         /* The last item in AsynchMclkTaskFileIndex. Why? */
 669         /* MC_MPLL_CONTROL2. */
 670         nbmc_write_index(nb_dev, 0x07, 0x40100028);
 671         /* MC_MPLL_DIV_CONTROL. */
 672         nbmc_write_index(nb_dev, 0x0b, 0x00000028);
 673         /* MC_MPLL_FREQ_CONTROL. */
 674         set_nbmc_enable_bits(nb_dev, 0x09, 3<<12|15<<16|15<<8, 1<<12|4<<16|0<<8);
 675         /* MC_MPLL_CONTROL3. For PM. */
 676         set_nbmc_enable_bits(nb_dev, 0x08, 0xff<<13, 1<<13|1<<18);
 677         /* MPLL_CAL_TRIGGER. */
 678         set_nbmc_enable_bits(nb_dev, 0x06, 0, 1<<0);
 679         udelay(200); /* time is long enough? */
 680         set_nbmc_enable_bits(nb_dev, 0x06, 0, 1<<1);
 681         set_nbmc_enable_bits(nb_dev, 0x06, 1<<0, 0);
 682         /* MCLK_SRC_USE_MPLL. */
 683         set_nbmc_enable_bits(nb_dev, 0x02, 0, 1<<20);
 684
 685         /* Pre Init MC. */
 686         nbmc_write_index(nb_dev, 0x01, 0x88108280);
 687         set_nbmc_enable_bits(nb_dev, 0x02, ~(1<<20), 0x00030200);
 688         nbmc_write_index(nb_dev, 0x04, 0x08881018);
 689         nbmc_write_index(nb_dev, 0x05, 0x000000bb);
 690         nbmc_write_index(nb_dev, 0x0c, 0x0f00001f);
 691         nbmc_write_index(nb_dev, 0xa1, 0x01f10000);
 692         /* MCA_INIT_DLL_PM. */
 693         set_nbmc_enable_bits(nb_dev, 0xc9, 1<<24, 1<<24);
 694         nbmc_write_index(nb_dev, 0xa2, 0x74f20000);
 695         nbmc_write_index(nb_dev, 0xa3, 0x8af30000);
 696         nbmc_write_index(nb_dev, 0xaf, 0x47d0a41c);
 697         nbmc_write_index(nb_dev, 0xb0, 0x88800130);
 698         nbmc_write_index(nb_dev, 0xb1, 0x00000040);
 699         nbmc_write_index(nb_dev, 0xb4, 0x41247000);
 700         nbmc_write_index(nb_dev, 0xb5, 0x00066664);
 701         nbmc_write_index(nb_dev, 0xb6, 0x00000022);
 702         nbmc_write_index(nb_dev, 0xb7, 0x00000044);
 703         nbmc_write_index(nb_dev, 0xb8, 0xbbbbbbbb);
 704         nbmc_write_index(nb_dev, 0xb9, 0xbbbbbbbb);
 705         nbmc_write_index(nb_dev, 0xba, 0x55555555);
 706         nbmc_write_index(nb_dev, 0xc1, 0x00000000);
 707         nbmc_write_index(nb_dev, 0xc2, 0x00000000);
 708         nbmc_write_index(nb_dev, 0xc3, 0x80006b00);
 709         nbmc_write_index(nb_dev, 0xc4, 0x00066664);
 710         nbmc_write_index(nb_dev, 0xc5, 0x00000000);
 711         nbmc_write_index(nb_dev, 0xd2, 0x00000022);
 712         nbmc_write_index(nb_dev, 0xd3, 0x00000044);
 713         nbmc_write_index(nb_dev, 0xd6, 0x00050005);
 714         nbmc_write_index(nb_dev, 0xd7, 0x00000000);
 715         nbmc_write_index(nb_dev, 0xd8, 0x00700070);
 716         nbmc_write_index(nb_dev, 0xd9, 0x00700070);
 717         nbmc_write_index(nb_dev, 0xe0, 0x00200020);
 718         nbmc_write_index(nb_dev, 0xe1, 0x00200020);
 719         nbmc_write_index(nb_dev, 0xe8, 0x00200020);
 720         nbmc_write_index(nb_dev, 0xe9, 0x00200020);
 721         nbmc_write_index(nb_dev, 0xe0, 0x00180018);
 722         nbmc_write_index(nb_dev, 0xe1, 0x00180018);
 723         nbmc_write_index(nb_dev, 0xe8, 0x00180018);
 724         nbmc_write_index(nb_dev, 0xe9, 0x00180018);
 725
 726         /* Misc options. */
 727         /* Memory Termination. */
 728         set_nbmc_enable_bits(nb_dev, 0xa1, 0x0ff, 0x044);
 729         set_nbmc_enable_bits(nb_dev, 0xb4, 0xf00, 0xb00);
 730 #if 0
 731         /* Controller Termation. */
 732         set_nbmc_enable_bits(nb_dev, 0xb1, 0x77770000, 0x77770000);
 733 #endif
 734
 735         /* OEM Init MC. 667MHz. */
 736         nbmc_write_index(nb_dev, 0xa8, 0x7a5aaa78);
 737         nbmc_write_index(nb_dev, 0xa9, 0x514a2319);
 738         nbmc_write_index(nb_dev, 0xaa, 0x54400520);
 739         nbmc_write_index(nb_dev, 0xab, 0x441460ff);
 740         nbmc_write_index(nb_dev, 0xa0, 0x20f00a48);
 741         set_nbmc_enable_bits(nb_dev, 0xa2, ~(0xffffffc7), 0x10);
 742         nbmc_write_index(nb_dev, 0xb2, 0x00000303);
 743         set_nbmc_enable_bits(nb_dev, 0xb1, ~(0xffffff70), 0x45);
 744         /* Do it later. */
 745         /* set_nbmc_enable_bits(nb_dev, 0xac, ~(0xfffffff0), 0x0b); */
 746
 747         /* Init PM timing. */
 748         for(i=0; i<4; i++)
 749         {
 750                 l_dword = nbmc_read_index(nb_dev, 0xa0+i);
 751                 nbmc_write_index(nb_dev, 0xc8+i, l_dword);
 752         }
 753         for(i=0; i<4; i++)
 754         {
 755                 l_dword = nbmc_read_index(nb_dev, 0xa8+i);
 756                 nbmc_write_index(nb_dev, 0xcc+i, l_dword);
 757         }
 758         l_dword = nbmc_read_index(nb_dev, 0xb1);
 759         set_nbmc_enable_bits(nb_dev, 0xc8, 0xff<<24, ((l_dword&0x0f)<<24)|((l_dword&0xf00)<<20));
 760
 761         /* Init MC FB. */
 762         /* FB_Start = ; FB_End = ; iSpSize = 0x0080, 128MB. */
 763         nbmc_write_index(nb_dev, 0x11, 0x40000000);
 764         FB_Start = 0xc00 + 0x080;
 765         FB_End = 0xc00 + 0x080;
 766         nbmc_write_index(nb_dev, 0x10, (((FB_End&0xfff)<<20)-0x10000)|(((FB_Start&0xfff)-0x080)<<4));
 767         set_nbmc_enable_bits(nb_dev, 0x0d, ~0x000ffff0, (FB_Start&0xfff)<<20);
 768         nbmc_write_index(nb_dev, 0x0f, 0);
 769         nbmc_write_index(nb_dev, 0x0e, (FB_Start&0xfff)|(0xaaaa<<12));
 770 #endif
 771
 772         /* GFX_InitSP finished. */
 773 }
 774
 775 static struct pci_operations lops_pci = {
 776         .set_subsystem = pci_dev_set_subsystem,
 777 };
 778
 779 static struct device_operations pcie_ops = {
 780         .read_resources = rs780_gfx_read_resources,
 781         .set_resources = pci_dev_set_resources,
 782         .enable_resources = pci_dev_enable_resources,
 783         .init = internal_gfx_pci_dev_init,      /* The option ROM initializes the device. rs780_gfx_init, */
 784         .scan_bus = 0,
 785         .enable = rs780_internal_gfx_enable,
 786         .ops_pci = &lops_pci,
 787 };
 788
 789 /*
 790  * We should list all of them here.
 791  * */
 792 static const struct pci_driver pcie_driver_780 __pci_driver = {
 793         .ops = &pcie_ops,
 794         .vendor = PCI_VENDOR_ID_ATI,
 795         .device = PCI_DEVICE_ID_ATI_RS780_INT_GFX,
 796 };
 797
 798 static const struct pci_driver pcie_driver_780c __pci_driver = {
 799         .ops = &pcie_ops,
 800         .vendor = PCI_VENDOR_ID_ATI,
 801         .device = PCI_DEVICE_ID_ATI_RS780C_INT_GFX,
 802 };
 803 static const struct pci_driver pcie_driver_780m __pci_driver = {
 804         .ops = &pcie_ops,
 805         .vendor = PCI_VENDOR_ID_ATI,
 806         .device = PCI_DEVICE_ID_ATI_RS780M_INT_GFX,
 807 };
 808 static const struct pci_driver pcie_driver_780mc __pci_driver = {
 809         .ops = &pcie_ops,
 810         .vendor = PCI_VENDOR_ID_ATI,
 811         .device = PCI_DEVICE_ID_ATI_RS780MC_INT_GFX,
 812 };
 813 static const struct pci_driver pcie_driver_780e __pci_driver = {
 814         .ops = &pcie_ops,
 815         .vendor = PCI_VENDOR_ID_ATI,
 816         .device = PCI_DEVICE_ID_ATI_RS780E_INT_GFX,
 817 };
 818
 819 /* step 12 ~ step 14 from rpr */
 820 static void single_port_configuration(device_t nb_dev, device_t dev)
 821 {
 822         u8 result, width;
 823         u32 reg32;
 824         struct southbridge_amd_rs780_config *cfg =
 825             (struct southbridge_amd_rs780_config *)nb_dev->chip_info;
 826
 827         printk(BIOS_INFO, "rs780_gfx_init single_port_configuration.\n");
 828
 829         /* step 12 training, releases hold training for GFX port 0 (device 2) */
 830         PcieReleasePortTraining(nb_dev, dev, 2);
 831         result = PcieTrainPort(nb_dev, dev, 2);
 832         printk(BIOS_INFO, "rs780_gfx_init single_port_configuration step12.\n");
 833
 834         /* step 13 Power Down Control */
 835         /* step 13.1 Enables powering down transmitter and receiver pads along with PLL macros. */
 836         set_pcie_enable_bits(nb_dev, 0x40, 1 << 0, 1 << 0);
 837
 838         /* step 13.a Link Training was NOT successful */
 839         if (!result) {
 840                 set_nbmisc_enable_bits(nb_dev, 0x8, 0, 0x3 << 4); /* prevent from training. */
 841                 set_nbmisc_enable_bits(nb_dev, 0xc, 0, 0x3 << 2); /* hide the GFX bridge. */
 842                 if (cfg->gfx_tmds)
 843                         nbpcie_ind_write_index(nb_dev, 0x65, 0xccf0f0);
 844                 else {
 845                         nbpcie_ind_write_index(nb_dev, 0x65, 0xffffffff);
 846                         set_nbmisc_enable_bits(nb_dev, 0x7, 1 << 3, 1 << 3);
 847                 }
 848         } else {                /* step 13.b Link Training was successful */
 849                 set_pcie_enable_bits(dev, 0xA2, 0xFF, 0x1);
 850                 reg32 = nbpcie_p_read_index(dev, 0x29);
 851                 width = reg32 & 0xFF;
 852                 printk(BIOS_DEBUG, "GFX Inactive Lanes = 0x%x.\n", width);
 853                 switch (width) {
 854                 case 1:
 855                 case 2:
 856                         nbpcie_ind_write_index(nb_dev, 0x65,
 857                                                cfg->gfx_lane_reversal ? 0x7f7f : 0xccfefe);
 858                         break;
 859                 case 4:
 860                         nbpcie_ind_write_index(nb_dev, 0x65,
 861                                                cfg->gfx_lane_reversal ? 0x3f3f : 0xccfcfc);
 862                         break;
 863                 case 8:
 864                         nbpcie_ind_write_index(nb_dev, 0x65,
 865                                                cfg->gfx_lane_reversal ? 0x0f0f : 0xccf0f0);
 866                         break;
 867                 }
 868         }
 869         printk(BIOS_INFO, "rs780_gfx_init single_port_configuration step13.\n");
 870
 871         /* step 14 Reset Enumeration Timer, disables the shortening of the enumeration timer */
 872         set_pcie_enable_bits(dev, 0x70, 1 << 19, 1 << 19);
 873         printk(BIOS_INFO, "rs780_gfx_init single_port_configuration step14.\n");
 874 }
 875
 876 static void dual_port_configuration(device_t nb_dev, device_t dev)
 877 {
 878         u8 result, width;
 879         u32 reg32, dev_ind = dev->path.pci.devfn >> 3;
 880         struct southbridge_amd_rs780_config *cfg =
 881                     (struct southbridge_amd_rs780_config *)nb_dev->chip_info;
 882
 883         /* 5.4.1.2 Dual Port Configuration */
 884         set_nbmisc_enable_bits(nb_dev, 0x36, 1 << 31, 1 << 31);
 885         set_nbmisc_enable_bits(nb_dev, 0x08, 0xF << 8, 0x5 << 8);
 886         set_nbmisc_enable_bits(nb_dev, 0x36, 1 << 31, 0 << 31);
 887
 888         /* 5.7. Training for Device 2 */
 889         /* 5.7.1. Releases hold training for GFX port 0 (device 2) */
 890         PcieReleasePortTraining(nb_dev, dev, dev_ind);
 891         /* 5.7.2- 5.7.9. PCIE Link Training Sequence */
 892         result = PcieTrainPort(nb_dev, dev, dev_ind);
 893
 894         /* Power Down Control for Device 2 */
 895         /* Link Training was NOT successful */
 896         if (!result) {
 897                 /* Powers down all lanes for port A */
 898                 /* nbpcie_ind_write_index(nb_dev, 0x65, 0x0f0f); */
 899                 /* Note: I have to disable the slot where there isnt a device,
 900                  * otherwise the system will hang. I dont know why. */
 901                 set_nbmisc_enable_bits(nb_dev, 0x0c, 1 << dev_ind, 1 << dev_ind);
 902
 903         } else {                /* step 16.b Link Training was successful */
 904                 reg32 = nbpcie_p_read_index(dev, 0xa2);
 905                 width = (reg32 >> 4) & 0x7;
 906                 printk(BIOS_DEBUG, "GFX LC_LINK_WIDTH = 0x%x.\n", width);
 907                 switch (width) {
 908                 case 1:
 909                 case 2:
 910                         nbpcie_ind_write_index(nb_dev, 0x65,
 911                                                cfg->gfx_lane_reversal ? 0x0707 : 0x0e0e);
 912                         break;
 913                 case 4:
 914                         nbpcie_ind_write_index(nb_dev, 0x65,
 915                                                cfg->gfx_lane_reversal ? 0x0303 : 0x0c0c);
 916                         break;
 917                 }
 918         }
 919 }
 920
 921 /* For single port GFX configuration Only
 922 * width:
 923 *       000 = x16
 924 *       001 = x1
 925 *       010 = x2
 926 *       011 = x4
 927 *       100 = x8
 928 *       101 = x12 (not supported)
 929 *       110 = x16
 930 */
 931 static void dynamic_link_width_control(device_t nb_dev, device_t dev, u8 width)
 932 {
 933         u32 reg32;
 934         device_t sb_dev;
 935         struct southbridge_amd_rs780_config *cfg =
 936             (struct southbridge_amd_rs780_config *)nb_dev->chip_info;
 937
 938         /* step 5.9.1.1 */
 939         reg32 = nbpcie_p_read_index(dev, 0xa2);
 940
 941         /* step 5.9.1.2 */
 942         set_pcie_enable_bits(nb_dev, 0x40, 1 << 0, 1 << 0);
 943         /* step 5.9.1.3 */
 944         set_pcie_enable_bits(dev, 0xa2, 3 << 0, width << 0);
 945         /* step 5.9.1.4 */
 946         set_pcie_enable_bits(dev, 0xa2, 1 << 8, 1 << 8);
 947         /* step 5.9.2.4 */
 948         if (0 == cfg->gfx_reconfiguration)
 949                 set_pcie_enable_bits(dev, 0xa2, 1 << 11, 1 << 11);
 950
 951         /* step 5.9.1.5 */
 952         do {
 953                 reg32 = nbpcie_p_read_index(dev, 0xa2);
 954         }
 955         while (reg32 & 0x100);
 956
 957         /* step 5.9.1.6 */
 958         sb_dev = dev_find_slot(0, PCI_DEVFN(8, 0));
 959         do {
 960                 reg32 = pci_ext_read_config32(nb_dev, sb_dev,
 961                                           PCIE_VC0_RESOURCE_STATUS);
 962         } while (reg32 & VC_NEGOTIATION_PENDING);
 963
 964         /* step 5.9.1.7 */
 965         reg32 = nbpcie_p_read_index(dev, 0xa2);
 966         if (((reg32 & 0x70) >> 4) != 0x6) {
 967                 /* the unused lanes should be powered off. */
 968         }
 969
 970         /* step 5.9.1.8 */
 971         set_pcie_enable_bits(nb_dev, 0x40, 1 << 0, 0 << 0);
 972 }
 973
 974 /*
 975 * GFX Core initialization, dev2, dev3
 976 */
 977 void rs780_gfx_init(device_t nb_dev, device_t dev, u32 port)
 978 {
 979         u32 reg32;
 980         struct southbridge_amd_rs780_config *cfg =
 981             (struct southbridge_amd_rs780_config *)nb_dev->chip_info;
 982
 983         printk(BIOS_INFO, "rs780_gfx_init, nb_dev=0x%p, dev=0x%p, port=0x%x.\n",
 984                     nb_dev, dev, port);
 985
 986         /* GFX Core Initialization */
 987         //if (port == 2) return;
 988
 989         /* step 2, TMDS, (only need if CMOS option is enabled) */
 990         if (cfg->gfx_tmds) {
 991         }
 992
 993 #if 1                           /* external clock mode */
 994         /* table 5-22, 5.9.1. REFCLK */
 995         /* 5.9.1.1. Disables the GFX REFCLK transmitter so that the GFX
 996          * REFCLK PAD can be driven by an external source. */
 997         /* 5.9.1.2. Enables GFX REFCLK receiver to receive the REFCLK from an external source. */
 998         set_nbmisc_enable_bits(nb_dev, 0x38, 1 << 29 | 1 << 28, 0 << 29 | 1 << 28);
 999
1000         /* 5.9.1.3 Selects the GFX REFCLK to be the source for PLL A. */
1001         /* 5.9.1.4 Selects the GFX REFCLK to be the source for PLL B. */
1002         /* 5.9.1.5 Selects the GFX REFCLK to be the source for PLL C. */
1003         set_nbmisc_enable_bits(nb_dev, 0x28, 3 << 6 | 3 << 8 | 3 << 10,
1004                                1 << 6 | 1 << 8 | 1 << 10);
1005         reg32 = nbmisc_read_index(nb_dev, 0x28);
1006         printk(BIOS_INFO, "misc 28 = %x\n", reg32);
1007
1008         /* 5.9.1.6.Selects the single ended GFX REFCLK to be the source for core logic. */
1009         set_nbmisc_enable_bits(nb_dev, 0x6C, 1 << 31, 1 << 31);
1010 #else                           /* internal clock mode */
1011         /* table 5-23, 5.9.1. REFCLK */
1012         /* 5.9.1.1. Enables the GFX REFCLK transmitter so that the GFX
1013          * REFCLK PAD can be driven by the SB REFCLK. */
1014         /* 5.9.1.2. Disables GFX REFCLK receiver from receiving the
1015          * REFCLK from an external source.*/
1016         set_nbmisc_enable_bits(nb_dev, 0x38, 1 << 29 | 1 << 28, 1 << 29 | 0 << 28);
1017
1018         /* 5.9.1.3 Selects the GFX REFCLK to be the source for PLL A. */
1019         /* 5.9.1.4 Selects the GFX REFCLK to be the source for PLL B. */
1020         /* 5.9.1.5 Selects the GFX REFCLK to be the source for PLL C. */
1021         set_nbmisc_enable_bits(nb_dev, 0x28, 3 << 6 | 3 << 8 | 3 << 10,
1022                                0);
1023         reg32 = nbmisc_read_index(nb_dev, 0x28);
1024         printk(BIOS_INFO, "misc 28 = %x\n", reg32);
1025
1026         /* 5.9.1.6.Selects the single ended GFX REFCLK to be the source for core logic. */
1027         set_nbmisc_enable_bits(nb_dev, 0x6C, 1 << 31, 0 << 31);
1028 #endif
1029
1030         /* step 5.9.3, GFX overclocking, (only need if CMOS option is enabled) */
1031         /* 5.9.3.1. Increases PLL BW for 6G operation.*/
1032         /* set_nbmisc_enable_bits(nb_dev, 0x36, 0x3FF << 4, 0xB5 << 4); */
1033         /* skip */
1034
1035         /* step 5.9.4, reset the GFX link */
1036         /* step 5.9.4.1 asserts both calibration reset and global reset */
1037         set_nbmisc_enable_bits(nb_dev, 0x8, 0x3 << 14, 0x3 << 14);
1038
1039         /* step 5.9.4.2 de-asserts calibration reset */
1040         set_nbmisc_enable_bits(nb_dev, 0x8, 1 << 14, 0 << 14);
1041
1042         /* step 5.9.4.3 wait for at least 200us */
1043         udelay(300);
1044
1045         /* step 5.9.4.4 de-asserts global reset */
1046         set_nbmisc_enable_bits(nb_dev, 0x8, 1 << 15, 0 << 15);
1047
1048         /* 5.9.5 Reset PCIE_GFX Slot */
1049         /* It is done in mainboard.c */
1050         set_pcie_reset();
1051         mdelay(1);
1052         set_pcie_dereset();
1053
1054         /* step 5.9.8 program PCIE memory mapped configuration space */
1055         /* done by enable_pci_bar3() before */
1056
1057         /* step 7 compliance state, (only need if CMOS option is enabled) */
1058         /* the compliance stete is just for test. refer to 4.2.5.2 of PCIe specification */
1059         if (cfg->gfx_compliance) {
1060                 /* force compliance */
1061                 set_nbmisc_enable_bits(nb_dev, 0x32, 1 << 6, 1 << 6);
1062                 /* release hold training for device 2. GFX initialization is done. */
1063                 set_nbmisc_enable_bits(nb_dev, 0x8, 1 << 4, 0 << 4);
1064                 dynamic_link_width_control(nb_dev, dev, cfg->gfx_link_width);
1065                 printk(BIOS_INFO, "rs780_gfx_init step7.\n");
1066                 return;
1067         }
1068
1069         /* 5.9.12 Core Initialization. */
1070         /* 5.9.12.1 sets RCB timeout to be 25ms */
1071         /* 5.9.12.2. RCB Cpl timeout on link down. */
1072         set_pcie_enable_bits(dev, 0x70, 7 << 16 | 1 << 19, 4 << 16 | 1 << 19);
1073         printk(BIOS_INFO, "rs780_gfx_init step5.9.12.1.\n");
1074
1075         /* step 5.9.12.3 disables slave ordering logic */
1076         set_pcie_enable_bits(nb_dev, 0x20, 1 << 8, 1 << 8);
1077         printk(BIOS_INFO, "rs780_gfx_init step5.9.12.3.\n");
1078
1079         /* step 5.9.12.4 sets DMA payload size to 64 bytes */
1080         set_pcie_enable_bits(nb_dev, 0x10, 7 << 10, 4 << 10);
1081         /* 5.9.12.5. Blocks DMA traffic during C3 state. */
1082         set_pcie_enable_bits(dev, 0x10, 1 << 0, 0 << 0);
1083
1084         /* 5.9.12.6. Disables RC ordering logic */
1085         set_pcie_enable_bits(nb_dev, 0x20, 1 << 9, 1 << 9);
1086
1087         /* Enabels TLP flushing. */
1088         /* Note: It is got from RS690. The system will hang without this action. */
1089         set_pcie_enable_bits(dev, 0x20, 1 << 19, 0 << 19);
1090
1091         /* 5.9.12.7. Ignores DLLPs during L1 so that txclk can be turned off */
1092         set_pcie_enable_bits(nb_dev, 0x2, 1 << 0, 1 << 0);
1093
1094         /* 5.9.12.8 Prevents LC to go from L0 to Rcv_L0s if L1 is armed. */
1095         set_pcie_enable_bits(dev, 0xA1, 1 << 11, 1 << 11);
1096
1097         /* 5.9.12.9 CMGOOD_OVERRIDE for end point initiated lane degradation. */
1098         set_nbmisc_enable_bits(nb_dev, 0x6a, 1 << 17, 1 << 17);
1099         printk(BIOS_INFO, "rs780_gfx_init step5.9.12.9.\n");
1100
1101         /* 5.9.12.10 Sets the timer in Config state from 20us to */
1102         /* 5.9.12.11 De-asserts RX_EN in L0s. */
1103         /* 5.9.12.12 Enables de-assertion of PG2RX_CR_EN to lock clock
1104          * recovery parameter when lane is in electrical idle in L0s.*/
1105         set_pcie_enable_bits(dev, 0xB1, 1 << 23 | 1 << 19 | 1 << 28, 1 << 23 | 1 << 19 | 1 << 28);
1106
1107         /* 5.9.12.13. Turns off offset calibration. */
1108         /* 5.9.12.14. Enables Rx Clock gating in CDR */
1109         set_nbmisc_enable_bits(nb_dev, 0x34, 1 << 10/* | 1 << 22 */, 1 << 10/* | 1 << 22 */);
1110
1111         /* 5.9.12.15. Sets number of TX Clocks to drain TX Pipe to 3. */
1112         set_pcie_enable_bits(dev, 0xA0, 0xF << 4, 3 << 4);
1113
1114         /* 5.9.12.16. Lets PI use Electrical Idle from PHY when
1115          * turning off PLL in L1 at Gen2 speed instead Inferred Electrical Idle. */
1116         set_pcie_enable_bits(nb_dev, 0x40, 3 << 14, 2 << 14);
1117
1118         /* 5.9.12.17. Prevents the Electrical Idle from causing a transition from Rcv_L0 to Rcv_L0s. */
1119         set_pcie_enable_bits(dev, 0xB1, 1 << 20, 1 << 20);
1120
1121         /* 5.9.12.18. Prevents the LTSSM from going to Rcv_L0s if it has already
1122          * acknowledged a request to go to L1. */
1123         set_pcie_enable_bits(dev, 0xA1, 1 << 11, 1 << 11);
1124
1125         /* 5.9.12.19. LDSK only taking deskew on deskewing error detect */
1126         set_pcie_enable_bits(nb_dev, 0x40, 1 << 28, 0 << 28);
1127
1128         /* 5.9.12.20. Bypasses lane de-skew logic if in x1 */
1129         set_pcie_enable_bits(nb_dev, 0xC2, 1 << 14, 1 << 14);
1130
1131         /* 5.9.12.21. Sets Electrical Idle Threshold. */
1132         set_nbmisc_enable_bits(nb_dev, 0x35, 3 << 21, 2 << 21);
1133
1134         /* 5.9.12.22. Advertises -6 dB de-emphasis value in TS1 Data Rate Identifier
1135          * Only if CMOS Option in section. skip */
1136
1137         /* 5.9.12.23. Disables GEN2 capability of the device. */
1138         set_pcie_enable_bits(dev, 0xA4, 1 << 0, 0 << 0);
1139
1140         /* 5.9.12.24.Disables advertising Upconfigure Support. */
1141         set_pcie_enable_bits(dev, 0xA2, 1 << 13, 1 << 13);
1142
1143         /* 5.9.12.25. No comment in RPR. */
1144         set_nbmisc_enable_bits(nb_dev, 0x39, 1 << 10, 0 << 10);
1145
1146         /* 5.9.12.26. This capacity is required since links wider than x1 and/or multiple link
1147          * speed are supported */
1148         set_pcie_enable_bits(nb_dev, 0xC1, 1 << 0, 1 << 0);
1149
1150         /* 5.9.12.27. Enables NVG86 ECO. A13 above only. */
1151         if (get_nb_rev(nb_dev) == REV_RS780_A12)                        /* A12 */
1152                 set_pcie_enable_bits(dev, 0x02, 1 << 11, 1 << 11);
1153
1154         /* 5.9.12.28 Hides and disables the completion timeout method. */
1155         set_pcie_enable_bits(nb_dev, 0xC1, 1 << 2, 0 << 2);
1156
1157         /* 5.9.12.29. Use the bif_core de-emphasis strength by default. */
1158         /* set_nbmisc_enable_bits(nb_dev, 0x36, 1 << 28, 1 << 28); */
1159
1160         /* 5.9.12.30. Set TX arbitration algorithm to round robin */
1161         set_pcie_enable_bits(nb_dev, 0x1C,
1162                              1 << 0 | 0x1F << 1 | 0x1F << 6,
1163                              1 << 0 | 0x04 << 1 | 0x04 << 6);
1164
1165         /* Single-port/Dual-port configureation. */
1166         switch (cfg->gfx_dual_slot) {
1167         case 0:
1168                 /* step 1, lane reversal (only need if CMOS option is enabled) */
1169                 if (cfg->gfx_lane_reversal) {
1170                         set_nbmisc_enable_bits(nb_dev, 0x33, 1 << 2, 1 << 2);
1171                 }
1172                 printk_info("rs780_gfx_init step1.\n");
1173                 printk_info("rs780_gfx_init step2.\n");
1174
1175                 printk_info("device = %x\n", dev->path.pci.devfn >> 3);
1176                 if((dev->path.pci.devfn >> 3) == 2)
1177                         single_port_configuration(nb_dev, dev);
1178                 else{
1179                         set_nbmisc_enable_bits(nb_dev, 0xc, 0, 0x2 << 2); /* hide the GFX bridge. */
1180                         printk_info("If dev3.., single port. Do nothing.\n");
1181                 }
1182
1183                 break;
1184         case 1:
1185                 /* step 1, lane reversal (only need if CMOS option is enabled) */
1186                 if (cfg->gfx_lane_reversal) {
1187                         set_nbmisc_enable_bits(nb_dev, 0x33, 1 << 2, 1 << 2);
1188                         set_nbmisc_enable_bits(nb_dev, 0x33, 1 << 3, 1 << 3);
1189                 }
1190                 printk_info("rs780_gfx_init step1.\n");
1191                 /* step 1.1, dual-slot gfx configuration (only need if CMOS option is enabled) */
1192                 /* AMD calls the configuration CrossFire */
1193                 set_nbmisc_enable_bits(nb_dev, 0x0, 0xf << 8, 5 << 8);
1194                 printk_info("rs780_gfx_init step2.\n");
1195
1196                 printk_info("device = %x\n", dev->path.pci.devfn >> 3);
1197                 dual_port_configuration(nb_dev, dev);
1198                 break;
1199         default:
1200                 printk(BIOS_INFO, "Incorrect configuration of external gfx slot.\n");
1201                 break;
1202         }
1203 }