src/southbridge/amd/rs780/early_setup.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2010 Advanced Micro Devices, Inc.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  18  */
  19
  20 #include "rev.h"
  21
  22 #define NBHTIU_INDEX            0x94 /* Note: It is different with RS690, whose HTIU index is 0xA8 */
  23 #define NBMISC_INDEX            0x60
  24 #define NBMC_INDEX              0xE8
  25
  26 static u32 nb_read_index(device_t dev, u32 index_reg, u32 index)
  27 {
  28         pci_write_config32(dev, index_reg, index);
  29         return pci_read_config32(dev, index_reg + 0x4);
  30 }
  31
  32 static void nb_write_index(device_t dev, u32 index_reg, u32 index, u32 data)
  33 {
  34         pci_write_config32(dev, index_reg, index /* | 0x80 */ );
  35         pci_write_config32(dev, index_reg + 0x4, data);
  36 }
  37
  38 static u32 nbmisc_read_index(device_t nb_dev, u32 index)
  39 {
  40         return nb_read_index((nb_dev), NBMISC_INDEX, (index));
  41 }
  42
  43 static void nbmisc_write_index(device_t nb_dev, u32 index, u32 data)
  44 {
  45         nb_write_index((nb_dev), NBMISC_INDEX, ((index) | 0x80), (data));
  46 }
  47
  48 static u32 htiu_read_index(device_t nb_dev, u32 index)
  49 {
  50         return nb_read_index((nb_dev), NBHTIU_INDEX, (index));
  51 }
  52
  53 static void htiu_write_index(device_t nb_dev, u32 index, u32 data)
  54 {
  55         nb_write_index((nb_dev), NBHTIU_INDEX, ((index) | 0x100), (data));
  56 }
  57
  58 static u32 nbmc_read_index(device_t nb_dev, u32 index)
  59 {
  60         return nb_read_index((nb_dev), NBMC_INDEX, (index));
  61 }
  62
  63 static void nbmc_write_index(device_t nb_dev, u32 index, u32 data)
  64 {
  65         nb_write_index((nb_dev), NBMC_INDEX, ((index) | 1 << 9), (data));
  66 }
  67
  68 static void set_htiu_enable_bits(device_t nb_dev, u32 reg_pos, u32 mask,
  69                                  u32 val)
  70 {
  71         u32 reg_old, reg;
  72         reg = reg_old = htiu_read_index(nb_dev, reg_pos);
  73         reg &= ~mask;
  74         reg |= val;
  75         if (reg != reg_old) {
  76                 htiu_write_index(nb_dev, reg_pos, reg);
  77         }
  78 }
  79
  80 static void set_nbmisc_enable_bits(device_t nb_dev, u32 reg_pos, u32 mask,
  81                                    u32 val)
  82 {
  83         u32 reg_old, reg;
  84         reg = reg_old = nbmisc_read_index(nb_dev, reg_pos);
  85         reg &= ~mask;
  86         reg |= val;
  87         if (reg != reg_old) {
  88                 nbmisc_write_index(nb_dev, reg_pos, reg);
  89         }
  90 }
  91
  92 static void set_nbcfg_enable_bits(device_t nb_dev, u32 reg_pos, u32 mask,
  93                                   u32 val)
  94 {
  95         u32 reg_old, reg;
  96         reg = reg_old = pci_read_config32(nb_dev, reg_pos);
  97         reg &= ~mask;
  98         reg |= val;
  99         if (reg != reg_old) {
 100                 pci_write_config32(nb_dev, reg_pos, reg);
 101         }
 102 }
 103 /* family 10 only, for reg > 0xFF */
 104 #if CONFIG_NORTHBRIDGE_AMD_AMDFAM10 == 1
 105 static void set_fam10_ext_cfg_enable_bits(device_t fam10_dev, u32 reg_pos, u32 mask,
 106                                   u32 val)
 107 {
 108         u32 reg_old, reg;
 109         reg = reg_old = Get_NB32(fam10_dev, reg_pos);
 110         reg &= ~mask;
 111         reg |= val;
 112         if (reg != reg_old) {
 113                 Set_NB32(fam10_dev, reg_pos, reg);
 114         }
 115 }
 116 #else
 117 #define set_fam10_ext_cfg_enable_bits(a, b, c, d) do {} while (0)
 118 #endif
 119
 120
 121 static void set_nbcfg_enable_bits_8(device_t nb_dev, u32 reg_pos, u8 mask,
 122                                     u8 val)
 123 {
 124         u8 reg_old, reg;
 125         reg = reg_old = pci_read_config8(nb_dev, reg_pos);
 126         reg &= ~mask;
 127         reg |= val;
 128         if (reg != reg_old) {
 129                 pci_write_config8(nb_dev, reg_pos, reg);
 130         }
 131 }
 132
 133 static void set_nbmc_enable_bits(device_t nb_dev, u32 reg_pos, u32 mask,
 134                                  u32 val)
 135 {
 136         u32 reg_old, reg;
 137         reg = reg_old = nbmc_read_index(nb_dev, reg_pos);
 138         reg &= ~mask;
 139         reg |= val;
 140         if (reg != reg_old) {
 141                 nbmc_write_index(nb_dev, reg_pos, reg);
 142         }
 143 }
 144
 145 static u8 is_famly10(void)
 146 {
 147         return (cpuid_eax(1) & 0xff00000) != 0;
 148 }
 149
 150 #if CONFIG_NORTHBRIDGE_AMD_AMDFAM10 == 1                /* save some spaces */
 151 static u8 l3_cache(void)
 152 {
 153         return (cpuid_edx(0x80000006) & (0x3FFF << 18)) != 0;
 154 }
 155
 156 static u8 cpu_core_number(void)
 157 {
 158         return (cpuid_ecx(0x80000008) & 0xFF) + 1;
 159 }
 160 #endif
 161
 162 static u8 get_nb_rev(device_t nb_dev)
 163 {
 164         u8 reg;
 165         reg = pci_read_config8(nb_dev, 0x89);   /* copy from CIM, can't find in doc */
 166         switch(reg & 3)
 167         {
 168         case 0x01:
 169                 reg = REV_RS780_A12;
 170                 break;
 171         case 0x02:
 172                 reg = REV_RS780_A13;
 173                 break;
 174         default:
 175                 reg = REV_RS780_A11;
 176                 break;
 177         }
 178         return reg;
 179 }
 180
 181 /*****************************************
 182  * Init HT link speed/width for rs780 -- k8 link
 183  * 1: Check CPU Family, Family10?
 184  * 2: Get CPU's HT speed and width
 185  * 3: Decide HT mode 1 or 3 by HT Speed. >1GHz: HT3, else HT1
 186  *****************************************/
 187 static const u8 rs780_ibias[] = {
 188         /* 1, 3 are reserved. */
 189         [0x0] = 0x4C,           /* 200Mhz HyperTransport 1 only */
 190         [0x2] = 0x4C,           /* 400Mhz HyperTransport 1 only */
 191         [0x4] = 0xB6,           /* 600Mhz HyperTransport 1 only */
 192         [0x5] = 0x4C,           /* 800Mhz HyperTransport 1 only */
 193         [0x6] = 0x9D,           /* 1Ghz   HyperTransport 1 only */
 194         /* HT3 for Family 10 */
 195         [0x7] = 0xB6,           /* 1.2Ghz HyperTransport 3 only */
 196         [0x8] = 0x2B,           /* 1.4Ghz HyperTransport 3 only */
 197         [0x9] = 0x4C,           /* 1.6Ghz HyperTransport 3 only */
 198         [0xa] = 0x6C,           /* 1.8Ghz HyperTransport 3 only */
 199         [0xb] = 0x9D,           /* 2.0Ghz HyperTransport 3 only */
 200         [0xc] = 0xAD,           /* 2.2Ghz HyperTransport 3 only */
 201         [0xd] = 0xB6,           /* 2.4Ghz HyperTransport 3 only */
 202         [0xe] = 0xC6,           /* 2.6Ghz HyperTransport 3 only */
 203 };
 204
 205 static void rs780_htinit(void)
 206 {
 207         /*
 208          * About HT, it has been done in enumerate_ht_chain().
 209          */
 210         device_t cpu_f0, rs780_f0, clk_f1;
 211         u32 reg;
 212         u8 cpu_ht_freq, ibias;
 213
 214         cpu_f0 = PCI_DEV(0, 0x18, 0);
 215         /************************
 216         * get cpu's ht freq, in cpu's function 0, offset 0x88
 217         * bit11-8, specifics the maximum operation frequency of the link's transmitter clock.
 218         * The link frequency field (Frq) is cleared by cold reset. SW can write a nonzero
 219         * value to this reg, and that value takes effect on the next warm reset or
 220         * LDTSTOP_L disconnect sequence.
 221         * please see the table rs780_ibias about the value and its corresponding frequency.
 222         ************************/
 223         reg = pci_read_config32(cpu_f0, 0x88);
 224         cpu_ht_freq = (reg & 0xf00) >> 8;
 225         printk(BIOS_INFO, "rs780_htinit cpu_ht_freq=%x.\n", cpu_ht_freq);
 226         rs780_f0 = PCI_DEV(0, 0, 0);
 227         //set_nbcfg_enable_bits(rs780_f0, 0xC8, 0x7<<24 | 0x7<<28, 1<<24 | 1<<28);
 228
 229         clk_f1 = PCI_DEV(0, 0, 1); /* We need to make sure the F1 is accessible. */
 230
 231         ibias = rs780_ibias[cpu_ht_freq];
 232
 233         /* If HT freq>1GHz, we assume the CPU is fam10, else it is K8.
 234          * Is it appropriate?
 235          * Frequency is 1GHz, i.e. cpu_ht_freq is 6, in most cases.
 236          * So we check 6 only, it would be faster. */
 237         if ((cpu_ht_freq == 0x6) || (cpu_ht_freq == 0x5) || (cpu_ht_freq == 0x4) ||
 238                 (cpu_ht_freq == 0x2) || (cpu_ht_freq == 0x0)) {
 239                 printk(BIOS_INFO, "rs780_htinit: HT1 mode\n");
 240
 241                 /* HT1 mode, RPR 8.4.2 */
 242                 /* set IBIAS code */
 243                 set_nbcfg_enable_bits(clk_f1, 0xD8, 0x3FF, ibias);
 244                 /* Optimizes chipset HT transmitter drive strength */
 245                 set_htiu_enable_bits(rs780_f0, 0x2A, 0x3, 0x1);
 246         } else if ((cpu_ht_freq > 0x6) && (cpu_ht_freq < 0xf)) {
 247                 printk(BIOS_INFO, "rs780_htinit: HT3 mode\n");
 248
 249                 #if CONFIG_NORTHBRIDGE_AMD_AMDFAM10 == 1                /* save some spaces */
 250                 /* HT3 mode, RPR 8.4.3 */
 251                 set_nbcfg_enable_bits(rs780_f0, 0x9c, 0x3 << 16, 0);
 252
 253                 /* set IBIAS code */
 254                 set_nbcfg_enable_bits(clk_f1, 0xD8, 0x3FF, ibias);
 255                 /* Optimizes chipset HT transmitter drive strength */
 256                 set_htiu_enable_bits(rs780_f0, 0x2A, 0x3, 0x1);
 257                 /* Enables error-retry mode */
 258                 set_nbcfg_enable_bits(rs780_f0, 0x44, 0x1, 0x1);
 259                 /* Enables scrambling and Disalbes command throttling */
 260                 set_nbcfg_enable_bits(rs780_f0, 0xac, (1 << 3) | (1 << 14), (1 << 3) | (1 << 14));
 261                 /* Enables transmitter de-emphasis */
 262                 set_nbcfg_enable_bits(rs780_f0, 0xa4, 1 << 31, 1 << 31);
 263                 /* Enabels transmitter de-emphasis level */
 264                 /* Sets training 0 time */
 265                 set_nbcfg_enable_bits(rs780_f0, 0xa0, 0x3F, 0x14);
 266
 267                 /* Enables strict TM4 detection */
 268                 set_htiu_enable_bits(rs780_f0, 0x15, 0x1 << 22, 0x1 << 22);
 269                 /* Enables proprer DLL reset sequence */
 270                 set_htiu_enable_bits(rs780_f0, 0x16, 0x1 << 10, 0x1 << 10);
 271
 272                 /* HyperTransport 3 Processor register settings to be done in northbridge */
 273                 /* Enables error-retry mode */
 274                 set_fam10_ext_cfg_enable_bits(cpu_f0, 0x130, 1 << 0, 1 << 0);
 275                 /* Enables scrambling */
 276                 set_fam10_ext_cfg_enable_bits(cpu_f0, 0x170, 1 << 3, 1 << 3);
 277                 /* Enables transmitter de-emphasis
 278                  * This depends on the PCB design and the trace */
 279                 /* TODO: */
 280                 /* Disables command throttling */
 281                 set_fam10_ext_cfg_enable_bits(cpu_f0, 0x168, 1 << 10, 1 << 10);
 282                 /* Sets Training 0 Time. See T0Time table for encodings */
 283                 set_fam10_ext_cfg_enable_bits(cpu_f0, 0x16C, 0x3F, 0x20);
 284                 /* TODO: */
 285                 #endif  /* #if CONFIG_NORTHBRIDGE_AMD_AMDFAM10 == 1 */
 286         }
 287 }
 288
 289 #if CONFIG_NORTHBRIDGE_AMD_AMDFAM10 != 1                /* save some spaces */
 290 /*******************************************************
 291 * Optimize k8 with UMA.
 292 * See BKDG_NPT_0F guide for details.
 293 * The processor node is addressed by its Node ID on the HT link and can be
 294 * accessed with a device number in the PCI configuration space on Bus0.
 295 * The Node ID 0 is mapped to Device 24 (0x18), the Node ID 1 is mapped
 296 * to Device 25, and so on.
 297 * The processor implements configuration registers in PCI configuration
 298 * space using the following four headers
 299 *       Function0: HT technology configuration
 300 *       Function1: Address map configuration
 301 *       Function2: DRAM and HT technology Trace mode configuration
 302 *       Function3: Miscellaneous configuration
 303 *******************************************************/
 304 static void k8_optimization(void)
 305 {
 306         device_t k8_f0, k8_f2, k8_f3;
 307         msr_t msr;
 308
 309         printk(BIOS_INFO, "k8_optimization()\n");
 310         k8_f0 = PCI_DEV(0, 0x18, 0);
 311         k8_f2 = PCI_DEV(0, 0x18, 2);
 312         k8_f3 = PCI_DEV(0, 0x18, 3);
 313
 314         /* 8.6.6 K8 Buffer Allocation Settings */
 315         pci_write_config32(k8_f0, 0x90, 0x01700169);    /* CIM NPT_Optimization */
 316         set_nbcfg_enable_bits(k8_f0, 0x68, 1 << 28, 0 << 28);
 317         set_nbcfg_enable_bits(k8_f0, 0x68, 3 << 26, 3 << 26);
 318         set_nbcfg_enable_bits(k8_f0, 0x68, 1 << 11, 1 << 11);
 319         /* set_nbcfg_enable_bits(k8_f0, 0x84, 1 << 11 | 1 << 13 | 1 << 15, 1 << 11 | 1 << 13 | 1 << 15); */     /* TODO */
 320
 321         pci_write_config32(k8_f3, 0x70, 0x51220111);
 322         pci_write_config32(k8_f3, 0x74, 0x50404021);
 323         pci_write_config32(k8_f3, 0x78, 0x08002A00);
 324         if (pci_read_config32(k8_f3, 0xE8) & 0x3<<12)
 325                 pci_write_config32(k8_f3, 0x7C, 0x0000211A); /* dual core */
 326         else
 327                 pci_write_config32(k8_f3, 0x7C, 0x0000212B); /* single core */
 328         set_nbcfg_enable_bits_8(k8_f3, 0xDC, 0xFF, 0x25);
 329
 330         set_nbcfg_enable_bits(k8_f2, 0xA0, 1 << 5, 1 << 5);
 331         set_nbcfg_enable_bits(k8_f2, 0x94, 0xF << 24, 7 << 24);
 332         set_nbcfg_enable_bits(k8_f2, 0x90, 1 << 10, 0 << 10);
 333         set_nbcfg_enable_bits(k8_f2, 0xA0, 3 << 2, 3 << 2);
 334         set_nbcfg_enable_bits(k8_f2, 0xA0, 1 << 5, 1 << 5);
 335
 336         msr = rdmsr(0xC001001F);
 337         msr.lo &= ~(1 << 9);
 338         msr.hi &= ~(1 << 4);
 339         wrmsr(0xC001001F, msr);
 340 }
 341 #else
 342 #define k8_optimization() do{}while(0)
 343 #endif  /* #if CONFIG_NORTHBRIDGE_AMD_AMDFAM10 != 1 */
 344
 345 #if CONFIG_NORTHBRIDGE_AMD_AMDFAM10 == 1                /* save some spaces */
 346 static void fam10_optimization(void)
 347 {
 348         device_t cpu_f0, cpu_f2, cpu_f3;
 349         u32 val;
 350
 351         printk(BIOS_INFO, "fam10_optimization()\n");
 352
 353         cpu_f0 = PCI_DEV(0, 0x18, 0);
 354         cpu_f2 = PCI_DEV(0, 0x18, 2);
 355         cpu_f3 = PCI_DEV(0, 0x18, 3);
 356
 357         /* 8.6.4.1 */
 358         /* Table 8-13 */
 359         pci_write_config32(cpu_f0, 0x90, 0x808502D0);
 360         /* Table 8-14 */
 361         pci_write_config32(cpu_f0, 0x94, 0x00000000);
 362
 363         /* Table 8-15 */
 364         val = pci_read_config32(cpu_f0, 0x68);
 365         val |= 1 << 24;
 366         pci_write_config32(cpu_f0, 0x68, val);
 367
 368         /* Table 8-16 */
 369         val = pci_read_config32(cpu_f0, 0x84);
 370         val &= ~(1 << 12);
 371         pci_write_config32(cpu_f0, 0x84, val);
 372
 373         /* Table 8-17 */
 374         val = pci_read_config32(cpu_f2, 0x90);
 375         val &= ~(1 << 10);
 376         pci_write_config32(cpu_f2, 0x90, val);
 377
 378         /* Table 8-18 */
 379         pci_write_config32(cpu_f3, 0x6C, 0x60018051);
 380         /* Table 8-19 */
 381         pci_write_config32(cpu_f3, 0x70, 0x60321151);
 382         /* Table 8-20 */
 383         pci_write_config32(cpu_f3, 0x74, 0x00980101);
 384         /* Table 8-21 */
 385         pci_write_config32(cpu_f3, 0x78, 0x00200C14);
 386         /* Table 8-22 */
 387         pci_write_config32(cpu_f3, 0x7C, 0x00070811); /* TODO: Check if L3 Cache is enabled. */
 388
 389         /* Table 8-23 */
 390         Set_NB32(cpu_f3, 0x140, 0x00D33656);
 391         /* Table 8-24 */
 392         Set_NB32(cpu_f3, 0x144, 0x00000036);
 393         /* Table 8-25 */
 394         Set_NB32(cpu_f3, 0x148, 0x8000832A);
 395         /* Table 8-26 */
 396         Set_NB32(cpu_f3, 0x158, 0);
 397         /*          L3 Disabled:  L3 Enabled: */
 398         /* cores:    2   3    4    2   3    4  */
 399         /* bit8:4   28  26   24   24  20   16 */
 400         if (!l3_cache()) {
 401                 Set_NB32(cpu_f3, 0x1A0, 4 << 12 | (24 + 2*(4-cpu_core_number())) << 4 | 2);
 402         } else {
 403                 Set_NB32(cpu_f3, 0x1A0, 4 << 12 | (16 + 4*(4-cpu_core_number())) << 4 | 4);
 404         }
 405 }
 406 #else
 407 #define fam10_optimization() do{}while(0)
 408 #endif  /* #if CONFIG_NORTHBRIDGE_AMD_AMDFAM10 == 1 */
 409
 410 /*****************************************
 411 * rs780_por_pcicfg_init()
 412 *****************************************/
 413 static void rs780_por_pcicfg_init(device_t nb_dev)
 414 {
 415         /* enable PCI Memory Access */
 416         set_nbcfg_enable_bits_8(nb_dev, 0x04, (u8)(~0xFD), 0x02);
 417         /* Set RCRB Enable */
 418         set_nbcfg_enable_bits_8(nb_dev, 0x84, (u8)(~0xFF), 0x1);
 419         /* allow decode of 640k-1MB */
 420         set_nbcfg_enable_bits_8(nb_dev, 0x84, (u8)(~0xEF), 0x10);
 421         /* Enable PM2_CNTL(BAR2) IO mapped cfg write access to be broadcast to both NB and SB */
 422         set_nbcfg_enable_bits_8(nb_dev, 0x84, (u8)(~0xFF), 0x4);
 423         /* Power Management Register Enable */
 424         set_nbcfg_enable_bits_8(nb_dev, 0x84, (u8)(~0xFF), 0x80);
 425
 426         /* Reg4Ch[1]=1 (APIC_ENABLE) force cpu request with address 0xFECx_xxxx to south-bridge
 427          * Reg4Ch[6]=1 (BMMsgEn) enable BM_Set message generation
 428          * BMMsgEn */
 429         set_nbcfg_enable_bits_8(nb_dev, 0x4C, (u8)(~0x00), 0x42 | 1);
 430
 431         /* Reg4Ch[16]=1 (WakeC2En) enable Wake_from_C2 message generation.
 432          * Reg4Ch[18]=1 (P4IntEnable) Enable north-bridge to accept MSI with address 0xFEEx_xxxx from south-bridge */
 433         set_nbcfg_enable_bits_8(nb_dev, 0x4E, (u8)(~0xFF), 0x05);
 434         /* Reg94h[4:0] = 0x0  P drive strength offset 0
 435          * Reg94h[6:5] = 0x2  P drive strength additive adjust */
 436         set_nbcfg_enable_bits_8(nb_dev, 0x94, (u8)(~0x80), 0x40);
 437
 438         /* Reg94h[20:16] = 0x0  N drive strength offset 0
 439          * Reg94h[22:21] = 0x2  N drive strength additive adjust */
 440         set_nbcfg_enable_bits_8(nb_dev, 0x96, (u8)(~0x80), 0x40);
 441
 442         /* Reg80h[4:0] = 0x0  Termination offset
 443          * Reg80h[6:5] = 0x2  Termination additive adjust */
 444         set_nbcfg_enable_bits_8(nb_dev, 0x80, (u8)(~0x80), 0x40);
 445
 446         /* Reg80h[14] = 0x1   Enable receiver termination control */
 447         set_nbcfg_enable_bits_8(nb_dev, 0x81, (u8)(~0xFF), 0x40);
 448
 449         /* Reg94h[15] = 0x1 Enables HT transmitter advanced features to be turned on
 450          * Reg94h[14] = 0x1  Enable drive strength control */
 451         set_nbcfg_enable_bits_8(nb_dev, 0x95, (u8)(~0x3F), 0xC4);
 452
 453         /* Reg94h[31:29] = 0x7 Enables HT transmitter de-emphasis */
 454         set_nbcfg_enable_bits_8(nb_dev, 0x97, (u8)(~0x1F), 0xE0);
 455
 456         /* Reg8Ch[9] enables Gfx Debug BAR programming
 457          * Reg8Ch[10] enables Gfx Debug BAR operation
 458          * Enable programming of the debug bar now, but enable
 459          * operation only after it has been programmed */
 460         set_nbcfg_enable_bits_8(nb_dev, 0x8D, (u8)(~0xFF), 0x02);
 461 }
 462
 463 static void rs780_por_mc_index_init(device_t nb_dev)
 464 {
 465         set_nbmc_enable_bits(nb_dev, 0x7A, ~0xFFFFFF80, 0x0000005F);
 466         set_nbmc_enable_bits(nb_dev, 0xD8, ~0x00000000, 0x00600060);
 467         set_nbmc_enable_bits(nb_dev, 0xD9, ~0x00000000, 0x00600060);
 468         set_nbmc_enable_bits(nb_dev, 0xE0, ~0x00000000, 0x00000000);
 469         set_nbmc_enable_bits(nb_dev, 0xE1, ~0x00000000, 0x00000000);
 470         set_nbmc_enable_bits(nb_dev, 0xE8, ~0x00000000, 0x003E003E);
 471         set_nbmc_enable_bits(nb_dev, 0xE9, ~0x00000000, 0x003E003E);
 472 }
 473
 474 static void rs780_por_misc_index_init(device_t nb_dev)
 475 {
 476         /* NB_MISC_IND_WR_EN + IOC_PCIE_CNTL
 477          * Block non-snoop DMA request if PMArbDis is set.
 478          * Set BMSetDis */
 479         set_nbmisc_enable_bits(nb_dev, 0x0B, ~0xFFFF0000, 0x00000180);
 480         set_nbmisc_enable_bits(nb_dev, 0x01, ~0xFFFFFFFF, 0x00000040);
 481
 482         /* NBCFG (NBMISCIND 0x0): NB_CNTL -
 483          *   HIDE_NB_AGP_CAP  ([0], default=1)HIDE
 484          *   HIDE_P2P_AGP_CAP ([1], default=1)HIDE
 485          *   HIDE_NB_GART_BAR ([2], default=1)HIDE
 486          *   AGPMODE30        ([4], default=0)DISABLE
 487          *   AGP30ENCHANCED   ([5], default=0)DISABLE
 488          *   HIDE_AGP_CAP     ([8], default=1)ENABLE */
 489         set_nbmisc_enable_bits(nb_dev, 0x00, ~0xFFFF0000, 0x00000506);  /* set bit 10 for MSI */
 490
 491         /* NBMISCIND:0x6A[16]= 1 SB link can get a full swing
 492          *      set_nbmisc_enable_bits(nb_dev, 0x6A, 0ffffffffh, 000010000);
 493          * NBMISCIND:0x6A[17]=1 Set CMGOOD_OVERRIDE. */
 494         set_nbmisc_enable_bits(nb_dev, 0x6A, ~0xffffffff, 0x00020000);
 495
 496         /* NBMISIND:0x40 Bit[8]=1 and Bit[10]=1 following bits are required to set in order to allow LVDS or PWM features to work. */
 497         set_nbmisc_enable_bits(nb_dev, 0x40, ~0xffffffff, 0x00000500);
 498
 499         /* NBMISIND:0xC Bit[13]=1 Enable GSM mode for C1e or C3 with pop-up. */
 500         set_nbmisc_enable_bits(nb_dev, 0x0C, ~0xffffffff, 0x00002000);
 501
 502         /* Set NBMISIND:0x1F[3] to map NB F2 interrupt pin to INTB# */
 503         set_nbmisc_enable_bits(nb_dev, 0x1F, ~0xffffffff, 0x00000008);
 504
 505         /*
 506          * Enable access to DEV8
 507          * Enable setPower message for all ports
 508          */
 509         set_nbmisc_enable_bits(nb_dev, 0x00, 1 << 6, 1 << 6);
 510         set_nbmisc_enable_bits(nb_dev, 0x0b, 1 << 20, 1 << 20);
 511         set_nbmisc_enable_bits(nb_dev, 0x51, 1 << 20, 1 << 20);
 512         set_nbmisc_enable_bits(nb_dev, 0x53, 1 << 20, 1 << 20);
 513         set_nbmisc_enable_bits(nb_dev, 0x55, 1 << 20, 1 << 20);
 514         set_nbmisc_enable_bits(nb_dev, 0x57, 1 << 20, 1 << 20);
 515         set_nbmisc_enable_bits(nb_dev, 0x59, 1 << 20, 1 << 20);
 516         set_nbmisc_enable_bits(nb_dev, 0x5B, 1 << 20, 1 << 20);
 517         set_nbmisc_enable_bits(nb_dev, 0x5D, 1 << 20, 1 << 20);
 518         set_nbmisc_enable_bits(nb_dev, 0x5F, 1 << 20, 1 << 20);
 519
 520         set_nbmisc_enable_bits(nb_dev, 0x00, 1 << 7, 1 << 7);
 521         set_nbmisc_enable_bits(nb_dev, 0x07, 0x000000f0, 0x30);
 522
 523         set_nbmisc_enable_bits(nb_dev, 0x01, 0xFFFFFFFF, 0x48);
 524         /* Disable bus-master trigger event from SB and Enable set_slot_power message to SB */
 525         set_nbmisc_enable_bits(nb_dev, 0x0B, 0xffffffff, 0x500180);
 526 }
 527
 528 /*****************************************
 529 * Some setting is from rpr. Some is from CIMx.
 530 *****************************************/
 531 static void rs780_por_htiu_index_init(device_t nb_dev)
 532 {
 533 #if 0                           /* get from rpr. */
 534         set_htiu_enable_bits(nb_dev, 0x1C, 0x1<<17, 0x1<<17);
 535         set_htiu_enable_bits(nb_dev, 0x06, 0x1<<0,  0x0<<0);
 536         set_htiu_enable_bits(nb_dev, 0x06, 0x1<<1,  0x1<<1);
 537         set_htiu_enable_bits(nb_dev, 0x06, 0x1<<9,  0x1<<9);
 538         set_htiu_enable_bits(nb_dev, 0x06, 0x1<<13, 0x1<<13);
 539         set_htiu_enable_bits(nb_dev, 0x06, 0x1<<17, 0x1<<17);
 540         set_htiu_enable_bits(nb_dev, 0x06, 0x3<<15, 0x3<<15);
 541         set_htiu_enable_bits(nb_dev, 0x06, 0x1<<25, 0x1<<25);
 542         set_htiu_enable_bits(nb_dev, 0x06, 0x1<<30, 0x1<<30);
 543
 544         set_htiu_enable_bits(nb_dev, 0x07, 0x1<<0,  0x1<<0);
 545         set_htiu_enable_bits(nb_dev, 0x07, 0x1<<1,  0x0<<1);
 546         set_htiu_enable_bits(nb_dev, 0x07, 0x1<<2,  0x0<<2);
 547         set_htiu_enable_bits(nb_dev, 0x07, 0x1<<15, 0x1<<15);
 548
 549         set_htiu_enable_bits(nb_dev, 0x0C, 0x3<<0,  0x1<<0);
 550         set_htiu_enable_bits(nb_dev, 0x0C, 0x3<<2,  0x2<<2);
 551         set_htiu_enable_bits(nb_dev, 0x0C, 0x3<<4,  0x0<<4);
 552
 553         /* A12 only */
 554         set_htiu_enable_bits(nb_dev, 0x2D, 0x1<<4,  0x1<<4);
 555         set_htiu_enable_bits(nb_dev, 0x2D, 0x1<<6,  0x1<<6);
 556         set_htiu_enable_bits(nb_dev, 0x05, 0x1<<2,  0x1<<2);
 557
 558         set_htiu_enable_bits(nb_dev, 0x1E, 0xFFFFFFFF, 0xFFFFFFFF);
 559 #else  /* get from CIM. It is more reliable than above. */
 560         set_htiu_enable_bits(nb_dev, 0x05, (1<<10|1<<9), 1<<10 | 1<<9);
 561         set_htiu_enable_bits(nb_dev, 0x06, ~0xFFFFFFFE, 0x04203A202);
 562
 563         set_htiu_enable_bits(nb_dev, 0x07, ~0xFFFFFFF9, 0x8001/*  | 7 << 8 */); /* fam 10 */
 564
 565         set_htiu_enable_bits(nb_dev, 0x15, ~0xFFFFFFFF, 1<<31| 1<<30 | 1<<27);
 566         set_htiu_enable_bits(nb_dev, 0x1C, ~0xFFFFFFFF, 0xFFFE0000);
 567
 568         set_htiu_enable_bits(nb_dev, 0x4B, (1<<11), 1<<11);
 569
 570         set_htiu_enable_bits(nb_dev, 0x0C, ~0xFFFFFFC0, 1<<0|1<<3);
 571
 572         set_htiu_enable_bits(nb_dev, 0x17, (1<<27|1<<1), 0x1<<1);
 573         set_htiu_enable_bits(nb_dev, 0x17, 0x1 << 30, 0x1<<30);
 574
 575         set_htiu_enable_bits(nb_dev, 0x19, (0xFFFFF+(1<<31)), 0x186A0+(1<<31));
 576
 577         set_htiu_enable_bits(nb_dev, 0x16, (0x3F<<10), 0x7<<10);
 578
 579         set_htiu_enable_bits(nb_dev, 0x23, 0xFFFFFFF, 1<<28);
 580
 581         set_htiu_enable_bits(nb_dev, 0x1E, 0xFFFFFFFF, 0xFFFFFFFF);
 582 #endif
 583 }
 584
 585 /*****************************************
 586 * Configure RS780 registers to power-on default RPR.
 587 * POR: Power On Reset
 588 * RPR: Register Programming Requirements
 589 *****************************************/
 590 static void rs780_por_init(device_t nb_dev)
 591 {
 592         printk(BIOS_INFO, "rs780_por_init\n");
 593         /* ATINB_PCICFG_POR_TABLE, initialize the values for rs780 PCI Config registers */
 594         rs780_por_pcicfg_init(nb_dev);
 595
 596         /* ATINB_MCIND_POR_TABLE */
 597         rs780_por_mc_index_init(nb_dev);
 598
 599         /* ATINB_MISCIND_POR_TABLE */
 600         rs780_por_misc_index_init(nb_dev);
 601
 602         /* ATINB_HTIUNBIND_POR_TABLE */
 603         rs780_por_htiu_index_init(nb_dev);
 604
 605         /* ATINB_CLKCFG_PORT_TABLE */
 606         /* rs780 A11 SB Link full swing? */
 607
 608         /* SET NB_MISC_REG01 BIT8 to Enable HDMI, reference CIMX_5_9_3 NBPOR_InitPOR(),
 609          * then the accesses to internal graphics IO space 0x60/0x64, are forwarded to
 610          * nbconfig:0x60/0x64
 611          */
 612
 613         set_nbmisc_enable_bits(nb_dev, 0x01, ~(1 << 8), (1 << 8));
 614 }
 615
 616 /* enable CFG access to Dev8, which is the SB P2P Bridge */
 617 static void enable_rs780_dev8(void)
 618 {
 619         set_nbmisc_enable_bits(PCI_DEV(0, 0, 0), 0x00, 1 << 6, 1 << 6);
 620 }
 621
 622 static void rs780_before_pci_init(void)
 623 {
 624 }
 625
 626 static void rs780_early_setup(void)
 627 {
 628         device_t nb_dev = PCI_DEV(0, 0, 0);
 629         printk(BIOS_INFO, "rs780_early_setup()\n");
 630
 631         /* The printk(BIOS_INFO, s) below cause the system unstable. */
 632         switch (get_nb_rev(nb_dev)) {
 633         case REV_RS780_A11:
 634                 /* printk(BIOS_INFO, "NB Revision is A11.\n"); */
 635                 break;
 636         case REV_RS780_A12:
 637                 /* printk(BIOS_INFO, "NB Revision is A12.\n"); */
 638                 break;
 639         case REV_RS780_A13:
 640                 /* printk(BIOS_INFO, "NB Revision is A13.\n"); */
 641                 break;
 642         }
 643
 644         if (is_famly10())
 645                 fam10_optimization();
 646         else
 647                 k8_optimization();
 648
 649         rs780_por_init(nb_dev);
 650 }