src/southbridge/amd/cs5536/cs5536.c

   1 /*
   2 * This file is part of the LinuxBIOS project.
   3 *
   4 * Copyright (C) 2007 Advanced Micro Devices
   5 *
   6 * This program is free software; you can redistribute it and/or modify
   7 * it under the terms of the GNU General Public License version 2 as
   8 * published by the Free Software Foundation.
   9 *
  10 * This program is distributed in the hope that it will be useful,
  11 * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12 * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13 * GNU General Public License for more details.
  14 *
  15 * You should have received a copy of the GNU General Public License
  16 * along with this program; if not, write to the Free Software
  17 * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA      02110-1301 USA
  18 */
  19
  20 #include <arch/io.h>
  21 #include <device/device.h>
  22 #include <device/pci.h>
  23 #include <device/pci_ops.h>
  24 #include <device/pci_ids.h>
  25 #include <console/console.h>
  26 #include <stdint.h>
  27 #include <pc80/isa-dma.h>
  28 #include <pc80/mc146818rtc.h>
  29 #include <cpu/x86/msr.h>
  30 #include <cpu/amd/vr.h>
  31 #include <cpu/amd/geode_post_code.h>
  32 #include "chip.h"
  33 #include "cs5536.h"
  34
  35 extern void setup_i8259(void);
  36
  37 struct msrinit {
  38         uint32_t msrnum;
  39         msr_t msr;
  40 };
  41
  42 /*      Master Configuration Register for Bus Masters.*/
  43 struct msrinit SB_MASTER_CONF_TABLE[] = {
  44         {USB2_SB_GLD_MSR_CONF, {.hi = 0,.lo = 0x00008f000}},
  45         {ATA_SB_GLD_MSR_CONF,  {.hi = 0,.lo = 0x00048f000}},
  46         {AC97_SB_GLD_MSR_CONF, {.hi = 0,.lo = 0x00008f000}},
  47         {MDD_SB_GLD_MSR_CONF,  {.hi = 0,.lo = 0x00000f000}},
  48         {0, {0, 0}}
  49 };
  50
  51 /*      5536 Clock Gating*/
  52 struct msrinit CS5536_CLOCK_GATING_TABLE[] = {
  53         /* MSR            Setting*/
  54         {GLIU_SB_GLD_MSR_PM,  {.hi = 0,.lo = 0x000000004}},
  55         {GLPCI_SB_GLD_MSR_PM, {.hi = 0,.lo = 0x000000005}},
  56         {GLCP_SB_GLD_MSR_PM,  {.hi = 0,.lo = 0x000000004}},
  57         {MDD_SB_GLD_MSR_PM,   {.hi = 0,.lo = 0x050554111}},     /*  SMBus clock gating errata (PBZ 2226 & SiBZ 3977) */
  58         {ATA_SB_GLD_MSR_PM,   {.hi = 0,.lo = 0x000000005}},
  59         {AC97_SB_GLD_MSR_PM,  {.hi = 0,.lo = 0x000000005}},
  60         {0, {0, 0}}
  61 };
  62
  63 struct acpiinit {
  64         uint16_t ioreg;
  65         uint32_t regdata;
  66 };
  67
  68 struct acpiinit acpi_init_table[] = {
  69         {ACPI_IO_BASE + 0x00, 0x01000000},
  70         {ACPI_IO_BASE + 0x08, 0},
  71         {ACPI_IO_BASE + 0x0C, 0},
  72         {ACPI_IO_BASE + 0x1C, 0},
  73         {ACPI_IO_BASE + 0x18, 0x0FFFFFFFF},
  74         {ACPI_IO_BASE + 0x00, 0x0000FFFF},
  75         {PMS_IO_BASE + PM_SCLK, 0x000000E00},
  76         {PMS_IO_BASE + PM_SED, 0x000004601},
  77         {PMS_IO_BASE + PM_SIDD, 0x000008C02},
  78         {PMS_IO_BASE + PM_WKD, 0x0000000A0},
  79         {PMS_IO_BASE + PM_WKXD, 0x0000000A0},
  80         {0, 0, 0}
  81 };
  82
  83 struct FLASH_DEVICE {
  84         unsigned char fType;    /* Flash type: NOR or NAND */
  85         unsigned char fInterface;       /* Flash interface: I/O or Memory */
  86         unsigned long fMask;    /* Flash size/mask */
  87 };
  88
  89 struct FLASH_DEVICE FlashInitTable[] = {
  90         {FLASH_TYPE_NAND, FLASH_IF_MEM, FLASH_MEM_4K},  /* CS0, or Flash Device 0 */
  91         {FLASH_TYPE_NONE, 0, 0},        /* CS1, or Flash Device 1 */
  92         {FLASH_TYPE_NONE, 0, 0},        /* CS2, or Flash Device 2 */
  93         {FLASH_TYPE_NONE, 0, 0},        /* CS3, or Flash Device 3 */
  94 };
  95
  96 #define FlashInitTableLen (sizeof(FlashInitTable)/sizeof(FlashInitTable[0]))
  97
  98 uint32_t FlashPort[] = {
  99         MDD_LBAR_FLSH0,
 100         MDD_LBAR_FLSH1,
 101         MDD_LBAR_FLSH2,
 102         MDD_LBAR_FLSH3
 103 };
 104
 105 /* ***************************************************************************/
 106 /* **/
 107 /* *    pmChipsetInit*/
 108 /* **/
 109 /* *    Program ACPI LBAR and initialize ACPI registers.*/
 110 /* **/
 111 /* ***************************************************************************/
 112 static void pmChipsetInit(void)
 113 {
 114         uint32_t val = 0;
 115         uint16_t port;
 116
 117         port = (PMS_IO_BASE + 0x010);
 118         val = 0x0E00;           /*  1ms */
 119         outl(val, port);
 120
 121         /*      PM_WKXD */
 122         /*      Make sure bits[3:0]=0000b to clear the */
 123         /*      saved Sx state */
 124         port = (PMS_IO_BASE + 0x034);
 125         val = 0x0A0;            /*  5ms */
 126         outl(val, port);
 127
 128         /*      PM_WKD */
 129         port = (PMS_IO_BASE + 0x030);
 130         outl(val, port);
 131
 132         /*      PM_SED */
 133         port = (PMS_IO_BASE + 0x014);
 134         val = 0x04601;          /*  5ms, # of 3.57954MHz clock edges */
 135         outl(val, port);
 136
 137         /*      PM_SIDD */
 138         port = (PMS_IO_BASE + 0x020);
 139         val = 0x08C02;          /*  10ms, # of 3.57954MHz clock edges */
 140         outl(val, port);
 141 }
 142
 143 /***************************************************************************
 144  *
 145  *      ChipsetFlashSetup
 146  *
 147  *      Flash LBARs need to be setup before VSA init so the PCI BARs have
 148  *      correct size info.      Call this routine only if flash needs to be
 149  *      configured (don't call it if you want IDE).
 150  *
 151  **************************************************************************/
 152 static void ChipsetFlashSetup(void)
 153 {
 154         msr_t msr;
 155         int i;
 156         int numEnabled = 0;
 157
 158         printk_debug("ChipsetFlashSetup: Start\n");
 159         for (i = 0; i < FlashInitTableLen; i++) {
 160                 if (FlashInitTable[i].fType != FLASH_TYPE_NONE) {
 161                         printk_debug("Enable CS%d\n", i);
 162                         /* we need to configure the memory/IO mask */
 163                         msr = rdmsr(FlashPort[i]);
 164                         msr.hi = 0;     /* start with the "enabled" bit clear */
 165                         if (FlashInitTable[i].fType == FLASH_TYPE_NAND)
 166                                 msr.hi |= 0x00000002;
 167                         else
 168                                 msr.hi &= ~0x00000002;
 169                         if (FlashInitTable[i].fInterface == FLASH_IF_MEM)
 170                                 msr.hi |= 0x00000004;
 171                         else
 172                                 msr.hi &= ~0x00000004;
 173                         msr.hi |= FlashInitTable[i].fMask;
 174                         printk_debug("MSR(0x%08X, %08X_%08X)\n", FlashPort[i],
 175                                      msr.hi, msr.lo);
 176                         wrmsr(FlashPort[i], msr);
 177
 178                         /* now write-enable the device */
 179                         msr = rdmsr(MDD_NORF_CNTRL);
 180                         msr.lo |= (1 << i);
 181                         printk_debug("MSR(0x%08X, %08X_%08X)\n", MDD_NORF_CNTRL,
 182                                      msr.hi, msr.lo);
 183                         wrmsr(MDD_NORF_CNTRL, msr);
 184
 185                         /* update the number enabled */
 186                         numEnabled++;
 187                 }
 188         }
 189
 190         printk_debug("ChipsetFlashSetup: Finish\n");
 191
 192 }
 193
 194 /* ***************************************************************************/
 195 /* **/
 196 /* *    enable_ide_nand_flash_header */
 197 /*              Run after VSA init to enable the flash PCI device header */
 198 /* **/
 199 /* ***************************************************************************/
 200 static void enable_ide_nand_flash_header()
 201 {
 202         /* Tell VSA to use FLASH PCI header. Not IDE header. */
 203         outl(0x80007A40, 0xCF8);
 204         outl(0xDEADBEEF, 0xCFC);
 205 }
 206
 207 #define RTC_CENTURY 0x32
 208 #define RTC_DOMA        0x3D
 209 #define RTC_MONA        0x3E
 210
 211 static void lpc_init(struct southbridge_amd_cs5536_config *sb)
 212 {
 213         msr_t msr;
 214
 215         if (sb->lpc_serirq_enable) {
 216                 msr.lo = sb->lpc_serirq_enable;
 217                 msr.hi = 0;
 218                 wrmsr(MDD_IRQM_LPC, msr);
 219                 if (sb->lpc_serirq_polarity) {
 220                         msr.lo = sb->lpc_serirq_polarity << 16;
 221                         msr.lo |= (sb->lpc_serirq_mode << 6) | (1 << 7);        /* enable */
 222                         msr.hi = 0;
 223                         wrmsr(MDD_LPC_SIRQ, msr);
 224                 }
 225         }
 226
 227         /* Allow DMA from LPC */
 228         msr = rdmsr(MDD_DMA_MAP);
 229         msr.lo = 0x7777;
 230         wrmsr(MDD_DMA_MAP, msr);
 231
 232         /* enable the RTC/CMOS century byte at address 32h */
 233         msr = rdmsr(MDD_RTC_CENTURY_OFFSET);
 234         msr.lo = RTC_CENTURY;
 235         wrmsr(MDD_RTC_CENTURY_OFFSET, msr);
 236
 237         /* enable the RTC/CMOS day of month and month alarms */
 238         msr = rdmsr(MDD_RTC_DOMA_IND);
 239         msr.lo = RTC_DOMA;
 240         wrmsr(MDD_RTC_DOMA_IND, msr);
 241
 242         msr = rdmsr(MDD_RTC_MONA_IND);
 243         msr.lo = RTC_MONA;
 244         wrmsr(MDD_RTC_MONA_IND, msr);
 245
 246         rtc_init(0);
 247
 248         isa_dma_init();
 249 }
 250
 251 static void uarts_init(struct southbridge_amd_cs5536_config *sb)
 252 {
 253         msr_t msr;
 254         uint16_t addr;
 255         uint32_t gpio_addr;
 256         device_t dev;
 257
 258         dev = dev_find_device(PCI_VENDOR_ID_AMD,
 259                         PCI_DEVICE_ID_AMD_CS5536_ISA, 0);
 260         gpio_addr = pci_read_config32(dev, PCI_BASE_ADDRESS_1);
 261         gpio_addr &= ~1;        /* clear IO bit */
 262         printk_debug("GPIO_ADDR: %08X\n", gpio_addr);
 263
 264         /* This could be extended to support IR modes */
 265
 266         /* COM1 */
 267         if (sb->com1_enable) {
 268                 /* Set the address */
 269                 switch (sb->com1_address) {
 270                 case 0x3F8:
 271                         addr = 7;
 272                         break;
 273
 274                 case 0x3E8:
 275                         addr = 6;
 276                         break;
 277
 278                 case 0x2F8:
 279                         addr = 5;
 280                         break;
 281
 282                 case 0x2E8:
 283                         addr = 4;
 284                         break;
 285                 }
 286                 msr = rdmsr(MDD_LEG_IO);
 287                 msr.lo |= addr << 16;
 288                 wrmsr(MDD_LEG_IO, msr);
 289
 290                 /* Set the IRQ */
 291                 msr = rdmsr(MDD_IRQM_YHIGH);
 292                 msr.lo |= sb->com1_irq << 24;
 293                 wrmsr(MDD_IRQM_YHIGH, msr);
 294
 295                 /* GPIO8 - UART1_TX */
 296                 /* Set: Output Enable  (0x4) */
 297                 outl(GPIOL_8_SET, gpio_addr + GPIOL_OUTPUT_ENABLE);
 298                 /* Set: OUTAUX1 Select (0x10) */
 299                 outl(GPIOL_8_SET, gpio_addr + GPIOL_OUT_AUX1_SELECT);
 300
 301                 /* GPIO8 - UART1_RX */
 302                 /* Set: Input Enable   (0x20) */
 303                 outl(GPIOL_9_SET, gpio_addr + GPIOL_INPUT_ENABLE);
 304                 /* Set: INAUX1 Select  (0x34) */
 305                 outl(GPIOL_9_SET, gpio_addr + GPIOL_IN_AUX1_SELECT);
 306
 307                 /* Set: GPIO 8 + 9 Pull Up         (0x18) */
 308                 outl(GPIOL_8_SET | GPIOL_9_SET,
 309                      gpio_addr + GPIOL_PULLUP_ENABLE);
 310
 311                 /* enable COM1 */
 312                 /* Bit 1 = device enable Bit 4 = allow access to the upper banks */
 313                 msr.lo = (1 << 4) | (1 << 1);
 314                 msr.hi = 0;
 315                 wrmsr(MDD_UART1_CONF, msr);
 316
 317         } else {
 318                 /* Reset and disable COM1 */
 319                 printk_err("Not disabling COM1 due to a bug ...\n");
 320                 /* for now, don't do this! */
 321                 return;
 322                 msr = rdmsr(MDD_UART1_CONF);
 323                 msr.lo = 1;     // reset
 324                 wrmsr(MDD_UART1_CONF, msr);
 325                 msr.lo = 0;     // disabled
 326                 wrmsr(MDD_UART1_CONF, msr);
 327
 328                 /* Disable the IRQ */
 329                 msr = rdmsr(MDD_LEG_IO);
 330                 msr.lo |= ~(0xF << 16);
 331                 wrmsr(MDD_LEG_IO, msr);
 332         }
 333
 334         /* COM2 */
 335         if (sb->com2_enable) {
 336                 switch (sb->com2_address) {
 337                 case 0x3F8:
 338                         addr = 7;
 339                         break;
 340
 341                 case 0x3E8:
 342                         addr = 6;
 343                         break;
 344
 345                 case 0x2F8:
 346                         addr = 5;
 347                         break;
 348
 349                 case 0x2E8:
 350                         addr = 4;
 351                         break;
 352                 }
 353                 msr = rdmsr(MDD_LEG_IO);
 354                 msr.lo |= addr << 20;
 355                 wrmsr(MDD_LEG_IO, msr);
 356
 357                 /* Set the IRQ */
 358                 msr = rdmsr(MDD_IRQM_YHIGH);
 359                 msr.lo |= sb->com2_irq << 28;
 360                 wrmsr(MDD_IRQM_YHIGH, msr);
 361
 362                 /* GPIO3 - UART2_RX */
 363                 /* Set: Output Enable  (0x4) */
 364                 outl(GPIOL_3_SET, gpio_addr + GPIOL_OUTPUT_ENABLE);
 365                 /* Set: OUTAUX1 Select (0x10) */
 366                 outl(GPIOL_3_SET, gpio_addr + GPIOL_OUT_AUX1_SELECT);
 367
 368                 /* GPIO4 - UART2_TX */
 369                 /* Set: Input Enable   (0x20) */
 370                 outl(GPIOL_4_SET, gpio_addr + GPIOL_INPUT_ENABLE);
 371                 /* Set: INAUX1 Select  (0x34) */
 372                 outl(GPIOL_4_SET, gpio_addr + GPIOL_IN_AUX1_SELECT);
 373
 374                 /* Set: GPIO 3 + 3 Pull Up         (0x18) */
 375                 outl(GPIOL_3_SET | GPIOL_4_SET,
 376                      gpio_addr + GPIOL_PULLUP_ENABLE);
 377
 378                 /* enable COM2 */
 379                 /* Bit 1 = device enable Bit 4 = allow access to the upper banks */
 380                 msr.lo = (1 << 4) | (1 << 1);
 381                 msr.hi = 0;
 382                 wrmsr(MDD_UART2_CONF, msr);
 383
 384         } else {
 385                 /* Reset and disable COM2 */
 386                 msr = rdmsr(MDD_UART2_CONF);
 387                 msr.lo = 1;     // reset
 388                 wrmsr(MDD_UART2_CONF, msr);
 389                 msr.lo = 0;     // disabled
 390                 wrmsr(MDD_UART2_CONF, msr);
 391
 392                 /* Disable the IRQ */
 393                 msr = rdmsr(MDD_LEG_IO);
 394                 msr.lo |= ~(0xF << 20);
 395                 wrmsr(MDD_LEG_IO, msr);
 396         }
 397 }
 398
 399 #define HCCPARAMS               0x08
 400 #define IPREG04                 0xA0
 401         #define USB_HCCPW_SET   (1 << 1)
 402 #define UOCCAP                  0x00
 403         #define APU_SET                 (1 << 15)
 404 #define UOCMUX                  0x04
 405 #define PMUX_HOST               0x02
 406 #define PMUX_DEVICE             0x03
 407         #define PUEN_SET                (1 << 2)
 408 #define UDCDEVCTL               0x404
 409         #define UDC_SD_SET              (1 << 10)
 410 #define UOCCTL                  0x0C
 411         #define PADEN_SET               (1 << 7)
 412
 413 static void enable_USB_port4(struct southbridge_amd_cs5536_config *sb)
 414 {
 415         uint32_t *bar;
 416         msr_t msr;
 417         device_t dev;
 418
 419         dev = dev_find_device(PCI_VENDOR_ID_AMD,
 420                         PCI_DEVICE_ID_AMD_CS5536_EHCI, 0);
 421         if (dev) {
 422
 423                 /* Serial Short Detect Enable */
 424                 msr = rdmsr(USB2_SB_GLD_MSR_CONF);
 425                 msr.hi |= USB2_UPPER_SSDEN_SET;
 426                 wrmsr(USB2_SB_GLD_MSR_CONF, msr);
 427
 428                 /* write to clear diag register */
 429                 wrmsr(USB2_SB_GLD_MSR_DIAG, rdmsr(USB2_SB_GLD_MSR_DIAG));
 430
 431                 bar = (uint32_t *) pci_read_config32(dev, PCI_BASE_ADDRESS_0);
 432
 433                 /* Make HCCPARAMS writeable */
 434                 *(bar + IPREG04) |= USB_HCCPW_SET;
 435
 436                 /* ; EECP=50h, IST=01h, ASPC=1 */
 437                 *(bar + HCCPARAMS) = 0x00005012;
 438         }
 439
 440         dev = dev_find_device(PCI_VENDOR_ID_AMD,
 441                         PCI_DEVICE_ID_AMD_CS5536_OTG, 0);
 442         if (dev) {
 443                 bar = (uint32_t *) pci_read_config32(dev, PCI_BASE_ADDRESS_0);
 444
 445                 *(bar + UOCMUX) &= PUEN_SET;
 446
 447                 /* Host or Device? */
 448                 if (sb->enable_USBP4_device) {
 449                         *(bar + UOCMUX) |= PMUX_DEVICE;
 450                 } else {
 451                         *(bar + UOCMUX) |= PMUX_HOST;
 452                 }
 453
 454                 /* Overcurrent configuration */
 455                 if (sb->enable_USBP4_overcurrent) {
 456                         *(bar + UOCCAP) |= sb->enable_USBP4_overcurrent;
 457                 }
 458         }
 459
 460         /* PBz#6466: If the UOC(OTG) device, port 4, is configured as a device,
 461          *      then perform the following sequence:
 462          *
 463          * - set SD bit in DEVCTRL udc register
 464          * - set PADEN (former OTGPADEN) bit in uoc register
 465          * - set APU bit in uoc register */
 466         if (sb->enable_USBP4_device) {
 467                 dev = dev_find_device(PCI_VENDOR_ID_AMD,
 468                                 PCI_DEVICE_ID_AMD_CS5536_UDC, 0);
 469                 if (dev) {
 470                         bar = (uint32_t *) pci_read_config32(dev,
 471                                         PCI_BASE_ADDRESS_0);
 472                         *(bar + UDCDEVCTL) |= UDC_SD_SET;
 473
 474                 }
 475
 476                 dev = dev_find_device(PCI_VENDOR_ID_AMD,
 477                                 PCI_DEVICE_ID_AMD_CS5536_OTG, 0);
 478                 if (dev) {
 479                         bar = (uint32_t *) pci_read_config32(dev,
 480                                         PCI_BASE_ADDRESS_0);
 481                         *(bar + UOCCTL) |= PADEN_SET;
 482                         *(bar + UOCCAP) |= APU_SET;
 483                 }
 484         }
 485
 486         /* Disable virtual PCI UDC and OTG headers */
 487         dev = dev_find_device(PCI_VENDOR_ID_AMD,
 488                         PCI_DEVICE_ID_AMD_CS5536_UDC, 0);
 489         if (dev) {
 490                 pci_write_config32(dev, 0x7C, 0xDEADBEEF);
 491         }
 492
 493         dev = dev_find_device(PCI_VENDOR_ID_AMD,
 494                         PCI_DEVICE_ID_AMD_CS5536_OTG, 0);
 495         if (dev) {
 496                 pci_write_config32(dev, 0x7C, 0xDEADBEEF);
 497         }
 498 }
 499
 500 /* ***************************************************************************/
 501 /* **/
 502 /* *    ChipsetInit */
 503 /*                      Called from northbridge init (Pre-VSA). */
 504 /* **/
 505 /* ***************************************************************************/
 506 void chipsetinit(void)
 507 {
 508         device_t dev;
 509         msr_t msr;
 510         uint32_t msrnum;
 511         struct southbridge_amd_cs5536_config *sb =
 512             (struct southbridge_amd_cs5536_config *)dev->chip_info;
 513         struct msrinit *csi;
 514
 515         post_code(P80_CHIPSET_INIT);
 516
 517         /* we hope NEVER to be in linuxbios when S3 resumes
 518            if (! IsS3Resume()) */
 519         {
 520                 struct acpiinit *aci = acpi_init_table;
 521                 for (; aci->ioreg; aci++) {
 522                         outl(aci->regdata, aci->ioreg);
 523                         inl(aci->ioreg);
 524                 }
 525
 526                 pmChipsetInit();
 527         }
 528
 529         /* set hd IRQ */
 530         outl(GPIOL_2_SET, GPIO_IO_BASE + GPIOL_INPUT_ENABLE);
 531         outl(GPIOL_2_SET, GPIO_IO_BASE + GPIOL_IN_AUX1_SELECT);
 532
 533         /*      Allow IO read and writes during a ATA DMA operation. */
 534         /*       This could be done in the HD rom but do it here for easier debugging. */
 535         msrnum = ATA_SB_GLD_MSR_ERR;
 536         msr = rdmsr(msrnum);
 537         msr.lo &= ~0x100;
 538         wrmsr(msrnum, msr);
 539
 540         /*      Enable Post Primary IDE. */
 541         msrnum = GLPCI_SB_CTRL;
 542         msr = rdmsr(msrnum);
 543         msr.lo |= GLPCI_CRTL_PPIDE_SET;
 544         wrmsr(msrnum, msr);
 545
 546         csi = SB_MASTER_CONF_TABLE;
 547         for (; csi->msrnum; csi++) {
 548                 msr.lo = csi->msr.lo;
 549                 msr.hi = csi->msr.hi;
 550                 wrmsr(csi->msrnum, msr);        // MSR - see table above
 551         }
 552
 553         /*      Flash BAR size Setup */
 554         printk_err("%sDoing ChipsetFlashSetup()\n",
 555                    sb->enable_ide_nand_flash == 1 ? "" : "Not ");
 556         if (sb->enable_ide_nand_flash == 1)
 557                 ChipsetFlashSetup();
 558
 559         /* */
 560         /*      Set up Hardware Clock Gating */
 561         /* */
 562         {
 563                 csi = CS5536_CLOCK_GATING_TABLE;
 564                 for (; csi->msrnum; csi++) {
 565                         msr.lo = csi->msr.lo;
 566                         msr.hi = csi->msr.hi;
 567                         wrmsr(csi->msrnum, msr);        // MSR - see table above
 568                 }
 569         }
 570 }
 571
 572 static void southbridge_init(struct device *dev)
 573 {
 574         struct southbridge_amd_cs5536_config *sb =
 575             (struct southbridge_amd_cs5536_config *)dev->chip_info;
 576         int i;
 577         /*
 578          * struct device *gpiodev;
 579          * unsigned short gpiobase = MDD_GPIO;
 580          */
 581
 582         printk_err("cs5536: %s\n", __FUNCTION__);
 583         setup_i8259();
 584         lpc_init(sb);
 585         uarts_init(sb);
 586
 587         if (sb->enable_gpio_int_route) {
 588                 vrWrite((VRC_MISCELLANEOUS << 8) + PCI_INT_AB,
 589                         (sb->enable_gpio_int_route & 0xFFFF));
 590                 vrWrite((VRC_MISCELLANEOUS << 8) + PCI_INT_CD,
 591                         (sb->enable_gpio_int_route >> 16));
 592         }
 593
 594         printk_err("cs5536: %s: enable_ide_nand_flash is %d\n", __FUNCTION__,
 595                    sb->enable_ide_nand_flash);
 596         if (sb->enable_ide_nand_flash == 1) {
 597                 enable_ide_nand_flash_header();
 598         }
 599
 600         enable_USB_port4(sb);
 601
 602         /* disable unwanted virtual PCI devices */
 603         for (i = 0; (i < MAX_UNWANTED_VPCI) && (0 != sb->unwanted_vpci[i]); i++) {
 604                 printk_debug("Disabling VPCI device: 0x%08X\n",
 605                              sb->unwanted_vpci[i]);
 606                 outl(sb->unwanted_vpci[i] + 0x7C, 0xCF8);
 607                 outl(0xDEADBEEF, 0xCFC);
 608         }
 609 }
 610
 611 static void southbridge_enable(struct device *dev)
 612 {
 613         printk_err("cs5536: %s: dev is %p\n", __FUNCTION__, dev);
 614
 615 }
 616
 617 static void cs5536_pci_dev_enable_resources(device_t dev)
 618 {
 619         printk_err("cs5536: %s()\n", __FUNCTION__);
 620         pci_dev_enable_resources(dev);
 621         enable_childrens_resources(dev);
 622 }
 623
 624 static struct device_operations southbridge_ops = {
 625         .read_resources = pci_dev_read_resources,
 626         .set_resources = pci_dev_set_resources,
 627         .enable_resources = cs5536_pci_dev_enable_resources,
 628         .init = southbridge_init,
 629 //      .enable                   = southbridge_enable,
 630         .scan_bus = scan_static_bus,
 631 };
 632
 633 static struct pci_driver cs5536_pci_driver __pci_driver = {
 634         .ops = &southbridge_ops,
 635         .vendor = PCI_VENDOR_ID_AMD,
 636         .device = PCI_DEVICE_ID_AMD_CS5536_ISA
 637 };
 638
 639 struct chip_operations southbridge_amd_cs5536_ops = {
 640         CHIP_NAME("AMD Geode CS5536 Southbridge")
 641             /* This is only called when this device is listed in the
 642              * static device tree.
 643              */
 644             .enable_dev = southbridge_enable,
 645 };