src/northbridge/intel/i82810/i82810.h

   1 /*
   2  * This file is part of the LinuxBIOS project.
   3  *
   4  * Copyright (C) 2007 Corey Osgood <corey@slightlyhackish.com>
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; either version 2 of the License, or
   9  * (at your option) any later version.
  10  *
  11  * This program is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14  * GNU General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU General Public License
  17  * along with this program; if not, write to the Free Software
  18  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  19  */
  20
  21 /*
  22  * Datasheet:
  23  *   - Name: Intel 810 Chipset:
  24  *           82810/82810-DC100 Graphics and Memory Controller Hub (GMCH)
  25  *   - URL: http://www.intel.com/design/chipsets/datashts/290656.htm
  26  *   - PDF: ftp://download.intel.com/design/chipsets/datashts/29065602.pdf
  27  *   - Order Number: 290656-002
  28  */
  29
  30 /*
  31  * PCI Configuration Registers.
  32  *
  33  * Any addresses between 0x00 and 0xff not listed below are reserved and
  34  * should not be touched.
  35  */
  36
  37 #define VID     0x00            /* Vendor Identification */
  38 #define DID     0x02            /* Device Identification */
  39 #define PCICMD  0x04            /* PCI Command Register */
  40 #define PCISTS  0x06            /* PCI Status Register */
  41 #define RID     0x08            /* Revision Identification */
  42 #define SUBC    0x0a            /* Sub-Class Code */
  43 #define BCC     0x0b            /* Base Class Code */
  44 #define MLT     0x0d            /* Master Latency Timer */
  45 #define HDR     0x0e            /* Header Type */
  46 #define SVID    0x2c            /* Subsystem Vendor Identification */
  47 #define SID     0x2e            /* Subsystem Identification */
  48 #define CAPPTR  0x34            /* Capabilities Pointer */
  49
  50 /* TODO: Descriptions. */
  51 #define GMCHCFG 0x50
  52 #define PAM     0x51
  53 #define DRP     0x52
  54 #define DRAMT   0x53
  55 #define FDHC    0x58
  56 #define SMRAM   0x70            /* System Management RAM Control */
  57 #define MISSC   0x72
  58 #define MISSC2  0x80
  59 #define BUFF_SC 0x92