src/northbridge/intel/e7501/e7501.h

   1 /*
   2  * $Header$
   3  *
   4  * e7501.h: PCI configuration space for the Intel E7501 memory controller
   5  *
   6  * Copyright (C) 2005 Digital Design Corporation
   7  *
   8  * This program is free software; you can redistribute it and/or modify
   9  * it under the terms of the GNU General Public License as published by
  10  * the Free Software Foundation; either version 2 of the License, or
  11  * (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301  USA
  21  *
  22  * $Log$
  23  *
  24  */
  25
  26
  27 /************  D0:F0 ************/
  28 // Register offsets
  29 #define MAYBE_SMRBASE   0x14    /* System Memory RCOMP Base Address Register, 32 bit? (if similar to 855PM) */
  30 #define MCHCFGNS                0x52    /* MCH (scrubber) configuration register, 16 bit */
  31 #define DRB_ROW_0               0x60    /* DRAM Row Boundary register, 8 bit */
  32 #define DRB_ROW_1               0x61
  33 #define DRB_ROW_2               0x62
  34 #define DRB_ROW_3               0x63
  35 #define DRB_ROW_4               0x64
  36 #define DRB_ROW_5               0x65
  37 #define DRB_ROW_6               0x66
  38 #define DRB_ROW_7               0x67
  39
  40 #define DRA                             0x70    /* DRAM Row Attributes registers, 4 x 8 bit */
  41 #define DRT                             0x78    /* DRAM Timing register, 32 bit */
  42 #define DRC                             0x7C    /* DRAM Controller Mode register, 32 bit */
  43 #define MAYBE_DRDCTL    0x80    /* DRAM Read Timing Control register, 16 bit? (if similar to 855PM) */
  44 #define CKDIS                   0x8C    /* Clock disable register, 8 bit */
  45 #define TOLM                    0xC4    /* Top of Low Memory register, 16 bit */
  46 #define REMAPBASE               0xC6    /* Remap Base Address register, 16 bit */
  47 #define REMAPLIMIT              0xC8    /* Remap Limit Address register, 16 bit */
  48 #define SKPD                    0xDE    /* Scratchpad register, 16 bit */
  49 #define MAYBE_MCHTST    0xF4    /* MCH Test Register, 32 bit? (if similar to 855PM) */
  50
  51 // CAS# Latency bits in the DRAM Timing (DRT) register
  52 #define DRT_CAS_2_5             (0<<4)
  53 #define DRT_CAS_2_0             (1<<4)
  54 #define DRT_CAS_MASK    (3<<4)
  55
  56 // Mode Select (SMS) bits in the DRAM Controller Mode (DRC) register
  57 #define RAM_COMMAND_NOP                 (1<<4)
  58 #define RAM_COMMAND_PRECHARGE   (2<<4)
  59 #define RAM_COMMAND_MRS                 (3<<4)
  60 #define RAM_COMMAND_EMRS                (4<<4)
  61 #define RAM_COMMAND_CBR                 (6<<4)
  62 #define RAM_COMMAND_NORMAL              (7<<4)
  63
  64
  65 // RCOMP Memory Map offsets
  66 // Conjecture based on apparent similarity between E7501 and 855PM
  67 // Intel doc. 252613-003 describes these for 855PM
  68
  69 #define MAYBE_SMRCTL            0x20    /* System Memory RCOMP Control Register? */
  70 #define MAYBE_DQCMDSTR          0x30    /* Strength control for DQ and CMD signal groups? */
  71 #define MAYBE_CKESTR            0x31    /* Strength control for CKE signal group? */
  72 #define MAYBE_CSBSTR            0x32    /* Strength control for CS# signal group? */
  73 #define MAYBE_CKSTR                     0x33    /* Strength control for CK signal group? */
  74 #define MAYBE_RCVENSTR          0x34    /* Strength control for RCVEnOut# signal group? */
  75
  76 /************  D0:F1 ************/
  77 // Register offsets
  78 #define FERR_GLOBAL                     0x40    /* First global error register, 32 bits */
  79 #define NERR_GLOBAL                     0x44    /* Next global error register, 32 bits */
  80 #define DRAM_FERR                       0x80    /* DRAM first error register, 8 bits */
  81 #define DRAM_NERR                       0x82    /* DRAM next error register, 8 bits */