src/northbridge/amd/lx/northbridge.c

   1 /*
   2  * This file is part of the LinuxBIOS project.
   3  *
   4  * Copyright (C) 2007 Advanced Micro Devices, Inc.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; either version 2 of the License, or
   9  * (at your option) any later version.
  10  *
  11  * This program is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14  * GNU General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU General Public License
  17  * along with this program; if not, write to the Free Software
  18  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  19  */
  20
  21 #include <console/console.h>
  22 #include <arch/io.h>
  23 #include <stdint.h>
  24 #include <device/device.h>
  25 #include <device/pci.h>
  26 #include <device/pci_ids.h>
  27 #include <stdlib.h>
  28 #include <string.h>
  29 #include <bitops.h>
  30 #include <cpu/cpu.h>
  31 #include <cpu/amd/lxdef.h>
  32 #include <cpu/x86/msr.h>
  33 #include <cpu/x86/cache.h>
  34 #include <cpu/amd/vr.h>
  35 #include "chip.h"
  36 #include "northbridge.h"
  37
  38 /* here is programming for the various MSRs.*/
  39 #define IM_QWAIT 0x100000
  40
  41 #define DMCF_WRITE_SERIALIZE_REQUEST (2<<12) /* 2 outstanding */        /* in high */
  42 #define DMCF_SERIAL_LOAD_MISSES  (2)    /* enabled */
  43
  44 /* these are the 8-bit attributes for controlling RCONF registers */
  45 #define CACHE_DISABLE (1<<0)
  46 #define WRITE_ALLOCATE (1<<1)
  47 #define WRITE_PROTECT (1<<2)
  48 #define WRITE_THROUGH (1<<3)
  49 #define WRITE_COMBINE (1<<4)
  50 #define WRITE_SERIALIZE (1<<5)
  51
  52 /* ram has none of this stuff */
  53 #define RAM_PROPERTIES (0)
  54 #define DEVICE_PROPERTIES (WRITE_SERIALIZE|CACHE_DISABLE)
  55 #define ROM_PROPERTIES (WRITE_SERIALIZE|WRITE_PROTECT|CACHE_DISABLE)
  56 #define MSR_WS_CD_DEFAULT (0x21212121)
  57
  58 /* 1810-1817 give you 8 registers with which to program protection regions */
  59 /* the are region configuration range registers, or RRCF */
  60 /* in msr terms, the are a straight base, top address assign, since they are 4k aligned. */
  61 /* so no left-shift needed for top or base */
  62 #define RRCF_LOW(base,properties) (base|(1<<8)|properties)
  63 #define RRCF_LOW_CD(base)       RRCF_LOW(base, CACHE_DISABLE)
  64
  65 /* build initializer for P2D MSR */
  66 #define P2D_BM(msr, pdid1, bizarro, pbase, pmask) {msr, {.hi=(pdid1<<29)|(bizarro<<28)|(pbase>>24), .lo=(pbase<<8)|pmask}}
  67 #define P2D_BMO(msr, pdid1, bizarro, poffset, pbase, pmask) {msr, {.hi=(pdid1<<29)|(bizarro<<28)|(poffset<<8)|(pbase>>24), .lo=(pbase<<8)|pmask}}
  68 #define P2D_R(msr, pdid1, bizarro, pmax, pmin) {msr, {.hi=(pdid1<<29)|(bizarro<<28)|(pmax>>12), .lo=(pmax<<20)|pmin}}
  69 #define P2D_RO(msr, pdid1, bizarro, poffset, pmax, pmin) {msr, {.hi=(pdid1<<29)|(bizarro<<28)|(poffset<<8)|(pmax>>12), .lo=(pmax<<20)|pmin}}
  70 #define P2D_SC(msr, pdid1, bizarro, wen, ren,pscbase) {msr, {.hi=(pdid1<<29)|(bizarro<<28)|(wen), .lo=(ren<<16)|(pscbase>>18)}}
  71 #define IOD_BM(msr, pdid1, bizarro, ibase, imask) {msr, {.hi=(pdid1<<29)|(bizarro<<28)|(ibase>>12), .lo=(ibase<<20)|imask}}
  72 #define IOD_SC(msr, pdid1, bizarro, en, wen, ren, ibase) {msr, {.hi=(pdid1<<29)|(bizarro<<28), .lo=(en<<24)|(wen<<21)|(ren<<20)|(ibase<<3)}}
  73
  74 #define BRIDGE_IO_MASK (IORESOURCE_IO | IORESOURCE_MEM)
  75
  76 extern void graphics_init(void);
  77 extern void cpubug(void);
  78 extern void chipsetinit(void);
  79 extern void print_conf(void);
  80 extern uint32_t get_systop(void);
  81
  82 void northbridge_init_early(void);
  83 void setup_realmode_idt(void);
  84 void do_vsmbios(void);
  85
  86 struct msr_defaults {
  87         int msr_no;
  88         msr_t msr;
  89 } msr_defaults[] = {
  90         {
  91                 0x1700, {
  92         .hi = 0,.lo = IM_QWAIT}}, {
  93                 0x1800, {
  94         .hi = DMCF_WRITE_SERIALIZE_REQUEST,.lo =
  95                             DMCF_SERIAL_LOAD_MISSES}},
  96             /* 1808 will be done down below, so we have to do 180a->1817 (well, 1813 really) */
  97             /* for 180a, for now, we assume VSM will configure it */
  98             /* 180b is left at reset value,a0000-bffff is non-cacheable */
  99             /* 180c, c0000-dffff is set to write serialize and non-cachable */
 100             /* oops, 180c will be set by cpu bug handling in cpubug.c */
 101             //{0x180c, {.hi = MSR_WS_CD_DEFAULT, .lo = MSR_WS_CD_DEFAULT}},
 102             /* 180d is left at default, e0000-fffff is non-cached */
 103             /* we will assume 180e, the ssm region configuration, is left at default or set by VSM */
 104             /* we will not set 0x180f, the DMM,yet */
 105             //{0x1810, {.hi=0xee7ff000, .lo=RRCF_LOW(0xee000000, WRITE_COMBINE|CACHE_DISABLE)}},
 106             //{0x1811, {.hi = 0xefffb000, .lo = RRCF_LOW_CD(0xefff8000)}},
 107             //{0x1812, {.hi = 0xefff7000, .lo = RRCF_LOW_CD(0xefff4000)}},
 108             //{0x1813, {.hi = 0xefff3000, .lo = RRCF_LOW_CD(0xefff0000)}},
 109             /* now for GLPCI routing */
 110             /* GLIU0 */
 111             P2D_BM(MSR_GLIU0_BASE1, 0x1, 0x0, 0x0, 0xfff80),
 112             P2D_BM(MSR_GLIU0_BASE2, 0x1, 0x0, 0x80000, 0xfffe0),
 113             P2D_SC(MSR_GLIU0_SHADOW, 0x1, 0x0, 0x0, 0xff03, 0xC0000),
 114             /* GLIU1 */
 115             P2D_BM(MSR_GLIU1_BASE1, 0x1, 0x0, 0x0, 0xfff80),
 116             P2D_BM(MSR_GLIU1_BASE2, 0x1, 0x0, 0x80000, 0xfffe0),
 117             P2D_SC(MSR_GLIU1_SHADOW, 0x1, 0x0, 0x0, 0xff03, 0xC0000), {
 118         0}
 119 };
 120
 121 /* todo: add a resource record. We don't do this here because this may be called when
 122   * very little of the platform is actually working.
 123   */
 124 int sizeram(void)
 125 {
 126         msr_t msr;
 127         int sizem = 0;
 128         unsigned short dimm;
 129
 130         msr = rdmsr(MC_CF07_DATA);
 131         printk_debug("sizeram: _MSR MC_CF07_DATA: %08x:%08x\n", msr.hi, msr.lo);
 132
 133         /* dimm 0 */
 134         dimm = msr.hi;
 135         /* installed? */
 136         if ((dimm & 7) != 7) {
 137                 sizem = 4 << ((dimm >> 12) & 0x0F);
 138         }
 139
 140         /* dimm 1 */
 141         dimm = msr.hi >> 16;
 142         /* installed? */
 143         if ((dimm & 7) != 7) {
 144                 sizem += 4 << ((dimm >> 12) & 0x0F);
 145         }
 146
 147         printk_debug("sizeram: sizem 0x%xMB\n", sizem);
 148         return sizem;
 149 }
 150
 151 static void enable_shadow(device_t dev)
 152 {
 153 }
 154
 155 static void northbridge_init(device_t dev)
 156 {
 157         //msr_t msr;
 158
 159         printk_spew(">> Entering northbridge.c: %s\n", __FUNCTION__);
 160
 161         enable_shadow(dev);
 162         /*
 163          * Swiss cheese
 164          */
 165         //msr = rdmsr(MSR_GLIU0_SHADOW);
 166
 167         //msr.hi |= 0x3;
 168         //msr.lo |= 0x30000;
 169
 170         //printk_debug("MSR 0x%08X is now 0x%08X:0x%08X\n", MSR_GLIU0_SHADOW, msr.hi, msr.lo);
 171         //printk_debug("MSR 0x%08X is now 0x%08X:0x%08X\n", MSR_GLIU1_SHADOW, msr.hi, msr.lo);
 172 }
 173
 174 void northbridge_set_resources(struct device *dev)
 175 {
 176         struct resource *resource, *last;
 177         unsigned link;
 178         uint8_t line;
 179
 180         last = &dev->resource[dev->resources];
 181
 182         for (resource = &dev->resource[0]; resource < last; resource++) {
 183
 184                 // andrei: do not change the base address, it will make the VSA virtual registers unusable
 185                 //pci_set_resource(dev, resource);
 186                 // FIXME: static allocation may conflict with dynamic mappings!
 187         }
 188
 189         for (link = 0; link < dev->links; link++) {
 190                 struct bus *bus;
 191                 bus = &dev->link[link];
 192                 if (bus->children) {
 193                         printk_debug
 194                             ("my_dev_set_resources: assign_resources %d\n",
 195                              bus);
 196                         assign_resources(bus);
 197                 }
 198         }
 199
 200         /* set a default latency timer */
 201         pci_write_config8(dev, PCI_LATENCY_TIMER, 0x40);
 202
 203         /* set a default secondary latency timer */
 204         if ((dev->hdr_type & 0x7f) == PCI_HEADER_TYPE_BRIDGE) {
 205                 pci_write_config8(dev, PCI_SEC_LATENCY_TIMER, 0x40);
 206         }
 207
 208         /* zero the irq settings */
 209         line = pci_read_config8(dev, PCI_INTERRUPT_PIN);
 210         if (line) {
 211                 pci_write_config8(dev, PCI_INTERRUPT_LINE, 0);
 212         }
 213
 214         /* set the cache line size, so far 64 bytes is good for everyone */
 215         pci_write_config8(dev, PCI_CACHE_LINE_SIZE, 64 >> 2);
 216 }
 217
 218 static struct device_operations northbridge_operations = {
 219         .read_resources = pci_dev_read_resources,
 220         .set_resources = northbridge_set_resources,
 221         .enable_resources = pci_dev_enable_resources,
 222         .init = northbridge_init,
 223         .enable = 0,
 224         .ops_pci = 0,
 225 };
 226
 227 static struct pci_driver northbridge_driver __pci_driver = {
 228         .ops = &northbridge_operations,
 229         .vendor = PCI_VENDOR_ID_AMD,
 230         .device = PCI_DEVICE_ID_AMD_LXBRIDGE,
 231 };
 232
 233 static void pci_domain_read_resources(device_t dev)
 234 {
 235         struct resource *resource;
 236         printk_spew(">> Entering northbridge.c: %s\n", __FUNCTION__);
 237
 238         /* Initialize the system wide io space constraints */
 239         resource = new_resource(dev, IOINDEX_SUBTRACTIVE(0, 0));
 240         resource->limit = 0xffffUL;
 241         resource->flags =
 242             IORESOURCE_IO | IORESOURCE_SUBTRACTIVE | IORESOURCE_ASSIGNED;
 243
 244         /* Initialize the system wide memory resources constraints */
 245         resource = new_resource(dev, IOINDEX_SUBTRACTIVE(1, 0));
 246         resource->limit = 0xffffffffULL;
 247         resource->flags =
 248             IORESOURCE_MEM | IORESOURCE_SUBTRACTIVE | IORESOURCE_ASSIGNED;
 249 }
 250
 251 static void ram_resource(device_t dev, unsigned long index,
 252                          unsigned long basek, unsigned long sizek)
 253 {
 254         struct resource *resource;
 255
 256         if (!sizek)
 257                 return;
 258
 259         resource = new_resource(dev, index);
 260         resource->base = ((resource_t) basek) << 10;
 261         resource->size = ((resource_t) sizek) << 10;
 262         resource->flags = IORESOURCE_MEM | IORESOURCE_CACHEABLE |
 263             IORESOURCE_FIXED | IORESOURCE_STORED | IORESOURCE_ASSIGNED;
 264 }
 265
 266 static void pci_domain_set_resources(device_t dev)
 267 {
 268         int idx;
 269         device_t mc_dev;
 270
 271         printk_spew(">> Entering northbridge.c: %s\n", __FUNCTION__);
 272
 273         mc_dev = dev->link[0].children;
 274         if (mc_dev) {
 275                 /* Report the memory regions */
 276                 idx = 10;
 277                 ram_resource(dev, idx++, 0, 640);
 278                 ram_resource(dev, idx++, 1024, (get_systop() - 0x100000) / 1024);       // Systop - 1 MB -> KB
 279         }
 280
 281         assign_resources(&dev->link[0]);
 282 }
 283
 284 static void pci_domain_enable(device_t dev)
 285 {
 286
 287         printk_spew(">> Entering northbridge.c: %s\n", __FUNCTION__);
 288
 289         // do this here for now -- this chip really breaks our device model
 290         northbridge_init_early();
 291         cpubug();
 292         chipsetinit();
 293
 294         setup_realmode_idt();
 295
 296         printk_debug("Before VSA:\n");
 297         // print_conf();
 298
 299         do_vsmbios();           // do the magic stuff here, so prepare your tambourine ;)
 300
 301         printk_debug("After VSA:\n");
 302         // print_conf();
 303
 304         graphics_init();
 305         pci_set_method(dev);
 306 }
 307
 308 static unsigned int pci_domain_scan_bus(device_t dev, unsigned int max)
 309 {
 310         printk_spew(">> Entering northbridge.c: %s\n", __FUNCTION__);
 311
 312         max = pci_scan_bus(&dev->link[0], PCI_DEVFN(0, 0), 0xff, max);
 313         return max;
 314 }
 315
 316 static struct device_operations pci_domain_ops = {
 317         .read_resources = pci_domain_read_resources,
 318         .set_resources = pci_domain_set_resources,
 319         .enable_resources = enable_childrens_resources,
 320         .scan_bus = pci_domain_scan_bus,
 321         .enable = pci_domain_enable,
 322 };
 323
 324 static void cpu_bus_init(device_t dev)
 325 {
 326         printk_spew(">> Entering northbridge.c: %s\n", __FUNCTION__);
 327
 328         initialize_cpus(&dev->link[0]);
 329 }
 330
 331 static void cpu_bus_noop(device_t dev)
 332 {
 333 }
 334
 335 static struct device_operations cpu_bus_ops = {
 336         .read_resources = cpu_bus_noop,
 337         .set_resources = cpu_bus_noop,
 338         .enable_resources = cpu_bus_noop,
 339         .init = cpu_bus_init,
 340         .scan_bus = 0,
 341 };
 342
 343 static void enable_dev(struct device *dev)
 344 {
 345         printk_spew(">> Entering northbridge.c: %s with path %d\n",
 346                     __FUNCTION__, dev->path.type);
 347
 348         /* Set the operations if it is a special bus type */
 349         if (dev->path.type == DEVICE_PATH_PCI_DOMAIN)
 350                 dev->ops = &pci_domain_ops;
 351         else if (dev->path.type == DEVICE_PATH_APIC_CLUSTER)
 352                 dev->ops = &cpu_bus_ops;
 353 }
 354
 355 struct chip_operations northbridge_amd_lx_ops = {
 356         CHIP_NAME("AMD LX Northbridge")
 357             .enable_dev = enable_dev,
 358 };