src/northbridge/amd/gx2/northbridge.c

   1 #include <console/console.h>
   2 #include <arch/io.h>
   3 #include <stdint.h>
   4 #include <device/device.h>
   5 #include <device/pci.h>
   6 #include <device/pci_ids.h>
   7 #include <stdlib.h>
   8 #include <string.h>
   9 #include <bitops.h>
  10 #include "chip.h"
  11 #include "northbridge.h"
  12 #include <cpu/amd/gx2def.h>
  13 #include <cpu/x86/msr.h>
  14 #include <cpu/x86/cache.h>
  15 #include <cpu/amd/vr.h>
  16 #include "../../../southbridge/amd/cs5536/cs5536.h"
  17 #define VIDEO_MB 8
  18
  19 extern void graphics_init(void);
  20
  21 #define NORTHBRIDGE_FILE "northbridge.c"
  22
  23 /* todo: add a resource record. We don't do this here because this may be called when
  24   * very little of the platform is actually working.
  25   */
  26 int
  27 sizeram(void)
  28 {
  29         msr_t msr;
  30         int sizem = 0;
  31         unsigned short dimm;
  32
  33         msr = rdmsr(0x20000018);
  34         printk_debug("sizeram: %08x:%08x\n", msr.hi, msr.lo);
  35
  36         /* dimm 0 */
  37         dimm = msr.hi;
  38         /* installed? */
  39         if ((dimm & 7) != 7)
  40                 sizem = (1 << ((dimm >> 12)-1)) * 8;
  41
  42
  43         /* dimm 1*/
  44         dimm = msr.hi >> 16;
  45         /* installed? */
  46         if ((dimm & 7) != 7)
  47                 sizem += (1 << ((dimm >> 12)-1)) * 8;
  48
  49         printk_debug("sizeram: sizem 0x%x\n", sizem);
  50         return sizem;
  51 }
  52
  53
  54 /* here is programming for the various MSRs.*/
  55 #define IM_QWAIT 0x100000
  56
  57 #define DMCF_WRITE_SERIALIZE_REQUEST (2<<12) /* 2 outstanding */ /* in high */
  58 #define DMCF_SERIAL_LOAD_MISSES  (2) /* enabled */
  59
  60 /* these are the 8-bit attributes for controlling RCONF registers */
  61 #define CACHE_DISABLE (1<<0)
  62 #define WRITE_ALLOCATE (1<<1)
  63 #define WRITE_PROTECT (1<<2)
  64 #define WRITE_THROUGH (1<<3)
  65 #define WRITE_COMBINE (1<<4)
  66 #define WRITE_SERIALIZE (1<<5)
  67
  68 /* ram has none of this stuff */
  69 #define RAM_PROPERTIES (0)
  70 #define DEVICE_PROPERTIES (WRITE_SERIALIZE|CACHE_DISABLE)
  71 #define ROM_PROPERTIES (WRITE_SERIALIZE|WRITE_PROTECT|CACHE_DISABLE)
  72 #define MSR_WS_CD_DEFAULT (0x21212121)
  73
  74 /* 1810-1817 give you 8 registers with which to program protection regions */
  75 /* the are region configuration range registers, or RRCF */
  76 /* in msr terms, the are a straight base, top address assign, since they are 4k aligned. */
  77 /* so no left-shift needed for top or base */
  78 #define RRCF_LOW(base,properties) (base|(1<<8)|properties)
  79 #define RRCF_LOW_CD(base)       RRCF_LOW(base, CACHE_DISABLE)
  80
  81 /* build initializer for P2D MSR */
  82 #define P2D_BM(msr, pdid1, bizarro, pbase, pmask) {msr, {.hi=(pdid1<<29)|(bizarro<<28)|(pbase>>24), .lo=(pbase<<8)|pmask}}
  83 #define P2D_BMO(msr, pdid1, bizarro, poffset, pbase, pmask) {msr, {.hi=(pdid1<<29)|(bizarro<<28)|(poffset<<8)|(pbase>>24), .lo=(pbase<<8)|pmask}}
  84 #define P2D_R(msr, pdid1, bizarro, pmax, pmin) {msr, {.hi=(pdid1<<29)|(bizarro<<28)|(pmax>>12), .lo=(pmax<<20)|pmin}}
  85 #define P2D_RO(msr, pdid1, bizarro, poffset, pmax, pmin) {msr, {.hi=(pdid1<<29)|(bizarro<<28)|(poffset<<8)|(pmax>>12), .lo=(pmax<<20)|pmin}}
  86 #define P2D_SC(msr, pdid1, bizarro, wen, ren,pscbase) {msr, {.hi=(pdid1<<29)|(bizarro<<28)|(wen), .lo=(ren<<16)|(pscbase>>18)}}
  87 #define IOD_BM(msr, pdid1, bizarro, ibase, imask) {msr, {.hi=(pdid1<<29)|(bizarro<<28)|(ibase>>12), .lo=(ibase<<20)|imask}}
  88 #define IOD_SC(msr, pdid1, bizarro, en, wen, ren, ibase) {msr, {.hi=(pdid1<<29)|(bizarro<<28), .lo=(en<<24)|(wen<<21)|(ren<<20)|(ibase<<3)}}
  89
  90
  91
  92 struct msr_defaults {
  93         int msr_no;
  94         msr_t msr;
  95 } msr_defaults [] = {
  96         {0x1700, {.hi = 0, .lo = IM_QWAIT}},
  97         {0x1800, {.hi = DMCF_WRITE_SERIALIZE_REQUEST, .lo = DMCF_SERIAL_LOAD_MISSES}},
  98         /* 1808 will be done down below, so we have to do 180a->1817 (well, 1813 really) */
  99         /* for 180a, for now, we assume VSM will configure it */
 100         /* 180b is left at reset value,a0000-bffff is non-cacheable */
 101         /* 180c, c0000-dffff is set to write serialize and non-cachable */
 102         /* oops, 180c will be set by cpu bug handling in cpubug.c */
 103         //{0x180c, {.hi = MSR_WS_CD_DEFAULT, .lo = MSR_WS_CD_DEFAULT}},
 104         /* 180d is left at default, e0000-fffff is non-cached */
 105
 106         /* we will assume 180e, the ssm region configuration, is left at default or set by VSM */
 107         /* we will not set 0x180f, the DMM,yet */
 108         //{0x1810, {.hi=0xee7ff000, .lo=RRCF_LOW(0xee000000, WRITE_COMBINE|CACHE_DISABLE)}},
 109         //{0x1811, {.hi = 0xefffb000, .lo = RRCF_LOW_CD(0xefff8000)}},
 110         //{0x1812, {.hi = 0xefff7000, .lo = RRCF_LOW_CD(0xefff4000)}},
 111         //{0x1813, {.hi = 0xefff3000, .lo = RRCF_LOW_CD(0xefff0000)}},
 112         /* now for GLPCI routing */
 113         /* GLIU0 */
 114         P2D_BM(0x10000020, 0x1, 0x0, 0x0, 0xfff80),
 115         P2D_BM(0x10000021, 0x1, 0x0, 0x80000, 0xfffe0),
 116         P2D_SC(0x1000002c, 0x1, 0x0, 0x0,  0xff03, 0xC0000),
 117         /* GLIU1 */
 118         P2D_BM(0x40000020, 0x1, 0x0, 0x0, 0xfff80),
 119         P2D_BM(0x40000021, 0x1, 0x0, 0x80000, 0xfffe0),
 120         P2D_SC(0x4000002d, 0x1, 0x0, 0x0,  0xff03, 0xC0000),
 121         {0}
 122 };
 123
 124 /* note that dev is NOT used -- yet */
 125 static void irq_init_steering(struct device *dev, uint16_t irq_map) {
 126         /* Set up IRQ steering */
 127         uint32_t pciAddr = 0x80000000 | (CHIPSET_DEV_NUM << 11) | 0x5C;
 128
 129         printk_debug("%s(%08X [%08X], %04X)\n", __FUNCTION__, dev, pciAddr, irq_map);
 130
 131         /* The IRQ steering values (in hex) are effectively dcba, where:
 132          *    <a> represents the IRQ for INTA,
 133          *    <b> represents the IRQ for INTB,
 134          *    <c> represents the IRQ for INTC, and
 135          *    <d> represents the IRQ for INTD.
 136          * Thus, a value of irq_map = 0xAA5B translates to:
 137          *    INTA = IRQB (IRQ 11)
 138          *    INTB = IRQ5 (IRQ 5)
 139          *    INTC = IRQA (IRQ 10)
 140          *    INTD = IRQA (IRQ 10)
 141          */
 142         outl(pciAddr & ~3, 0xCF8);
 143         outl(irq_map,      0xCFC);
 144 }
 145
 146
 147 /*
 148  * setup_gx2_cache
 149  *
 150  * Returns the amount of memory (in KB) available to the system.  This is the
 151  * total amount of memory less the amount of memory reserved for SMM use.
 152  *
 153  */
 154 static int
 155 setup_gx2_cache(void)
 156 {
 157         msr_t msr;
 158         unsigned long long val;
 159         int sizekbytes, sizereg;
 160
 161         sizekbytes = sizeram() * 1024;
 162         printk_debug("setup_gx2_cache: enable for %d KB\n", sizekbytes);
 163         /* build up the rconf word. */
 164         /* the SYSTOP bits 27:8 are actually the top bits from 31:12. Book fails to say that */
 165         /* set romrp */
 166         val = ((unsigned long long) ROM_PROPERTIES) << 56;
 167         /* make rom base useful for 1M roms */
 168         /* Flash base address -- sized for 1M for now*/
 169         val |= ((unsigned long long) 0xfff00)<<36;
 170         /* set the devrp properties */
 171         val |= ((unsigned long long) DEVICE_PROPERTIES) << 28;
 172         /* Take our TOM, RIGHT shift 12, since it page-aligned, then LEFT-shift 8 for reg. */
 173         /* yank off memory for the SMM handler */
 174         sizekbytes -= SMM_SIZE;
 175         sizereg = sizekbytes;
 176         sizereg *= 1024;        // convert to bytes
 177         sizereg >>= 12;
 178         sizereg <<= 8;
 179         val |= sizereg;
 180         val |= RAM_PROPERTIES;
 181         msr.lo = val;
 182         msr.hi = (val >> 32);
 183         printk_debug("msr 0x%08X will be set to %08x:%08x\n", CPU_RCONF_DEFAULT, msr.hi, msr.lo);
 184         wrmsr(CPU_RCONF_DEFAULT, msr);
 185
 186         enable_cache();
 187         wbinvd();
 188         return sizekbytes;
 189 }
 190
 191 /* we have to do this here. We have not found a nicer way to do it */
 192 void
 193 setup_gx2(void)
 194 {
 195
 196         unsigned long tmp, tmp2;
 197         msr_t msr;
 198         unsigned long size_kb, membytes;
 199
 200         size_kb = setup_gx2_cache();
 201
 202         membytes = size_kb * 1024;
 203         /* NOTE! setup_gx2_cache returns the SIZE OF RAM - RAMADJUST!
 204           * so it is safe to use. You should NOT at this point call
 205           * sizeram() directly.
 206           */
 207
 208         /* we need to set 0x10000028 and 0x40000029 */
 209         /*
 210          * These two descriptors cover the range from 1 MB (0x100000) to
 211          * SYSTOP (a.k.a. TOM, or Top of Memory)
 212          */
 213
 214 #if 0
 215         /* This has already been done elsewhere */
 216         printk_debug("size_kb 0x%x, membytes 0x%x\n", size_kb, membytes);
 217         msr.hi = 0x20000000 | membytes>>24;
 218         msr.lo = 0x100 | ( ((membytes >>12) & 0xfff) << 20);
 219         wrmsr(0x10000028, msr);
 220         msr.hi = 0x20000000 | membytes>>24;
 221         msr.lo = 0x100 | ( ((membytes >>12) & 0xfff) << 20);
 222         wrmsr(0x40000029, msr);
 223 #endif
 224 #if 0
 225         msr = rdmsr(0x10000028);
 226         printk_debug("MSR 0x%x is now 0x%x:0x%x\n", 0x10000028, msr.hi,msr.lo);
 227         msr = rdmsr(0x40000029);
 228         printk_debug("MSR 0x%x is now 0x%x:0x%x\n", 0x40000029, msr.hi,msr.lo);
 229 #endif
 230 #if 1
 231         /* fixme: SMM MSR 0x10000026 and 0x400000023 */
 232         /* calculate the OFFSET field */
 233         tmp = membytes - SMM_OFFSET;
 234         tmp >>= 12;
 235         tmp <<= 8;
 236         tmp |= 0x20000000;
 237         tmp |= (SMM_OFFSET >> 24);
 238
 239         /* calculate the PBASE and PMASK fields */
 240         tmp2 = (SMM_OFFSET << 8) & 0xFFF00000; /* shift right 12 then left 20  == left 8 */
 241         tmp2 |= (((~(SMM_SIZE * 1024) + 1) >> 12) & 0xfffff);
 242         printk_debug("MSR 0x%x is now 0x%x:0x%x\n", 0x10000026, tmp, tmp2);
 243         msr.hi = tmp;
 244         msr.lo = tmp2;
 245         wrmsr(0x10000026, msr);
 246 #endif
 247 #if 0
 248
 249         msr.hi = 0x2cfbc040;
 250         msr.lo = 0x400fffc0;
 251         wrmsr(0x10000026, msr);
 252         msr = rdmsr(0x10000026);
 253         printk_debug("MSR 0x%x is now 0x%x:0x%x\n", 0x10000026, msr.hi, msr.lo);
 254 #endif
 255 #if 0
 256         msr.hi = 0x22fffc02;
 257         msr.lo = 0x10ffbf00;
 258         wrmsr(0x1808, msr);
 259         msr = rdmsr(0x1808);
 260         printk_debug("MSR 0x%x is now 0x%x:0x%x\n", 0x1808, msr.hi, msr.lo);
 261 #endif
 262 #if 0   // SDG - don't do this
 263         /* now do the default MSR values */
 264         for(i = 0; msr_defaults[i].msr_no; i++) {
 265                 msr_t msr;
 266                 wrmsr(msr_defaults[i].msr_no, msr_defaults[i].msr);     // MSR - see table above
 267                 msr = rdmsr(msr_defaults[i].msr_no);
 268                 printk_debug("MSR 0x%08X is now 0x%08X:0x%08X\n", msr_defaults[i].msr_no, msr.hi,msr.lo);
 269         }
 270 #endif
 271 }
 272
 273 static void enable_shadow(device_t dev)
 274 {
 275
 276 }
 277
 278 static void northbridge_init(device_t dev)
 279 {
 280         unsigned long m;
 281
 282         struct northbridge_amd_gx2_config *nb = (struct northbridge_amd_gx2_config *)dev->chip_info;
 283         printk_debug("northbridge: %s()\n", __FUNCTION__);
 284
 285         enable_shadow(dev);
 286         irq_init_steering(dev, nb->irqmap);
 287
 288         /* HACK HACK HACK HACK */
 289         /* 0x1000 is where GPIO is being assigned */
 290         m = inl(0x1038);
 291         m &= ~GPIOL_12_SET;
 292         m |= GPIOL_12_CLEAR;
 293         outl(m, 0x1038);
 294 }
 295
 296 /* due to vsa interactions, we need not not touch the nb settings ... */
 297 /* this is a test -- we are not sure it will work -- but it ought to */
 298 static void set_resources(struct device *dev)
 299 {
 300         struct resource *resource, *last;
 301         unsigned link;
 302         uint8_t line;
 303
 304 #if 0
 305         last = &dev->resource[dev->resources];
 306
 307         for(resource = &dev->resource[0]; resource < last; resource++) {
 308                 pci_set_resource(dev, resource);
 309         }
 310 #endif
 311         for(link = 0; link < dev->links; link++) {
 312                 struct bus *bus;
 313                 bus = &dev->link[link];
 314                 if (bus->children) {
 315                         assign_resources(bus);
 316                 }
 317         }
 318
 319 #if 0
 320         /* set a default latency timer */
 321         pci_write_config8(dev, PCI_LATENCY_TIMER, 0x40);
 322
 323         /* set a default secondary latency timer */
 324         if ((dev->hdr_type & 0x7f) == PCI_HEADER_TYPE_BRIDGE) {
 325                 pci_write_config8(dev, PCI_SEC_LATENCY_TIMER, 0x40);
 326         }
 327
 328         /* zero the irq settings */
 329         line = pci_read_config8(dev, PCI_INTERRUPT_PIN);
 330         if (line) {
 331                 pci_write_config8(dev, PCI_INTERRUPT_LINE, 0);
 332         }
 333         /* set the cache line size, so far 64 bytes is good for everyone */
 334         pci_write_config8(dev, PCI_CACHE_LINE_SIZE, 64 >> 2);
 335 #endif
 336 }
 337
 338
 339
 340 static struct device_operations northbridge_operations = {
 341         .read_resources   = pci_dev_read_resources,
 342 #if 0
 343         .set_resources    = pci_dev_set_resources,
 344 #endif
 345         .set_resources    = set_resources,
 346         .enable_resources = pci_dev_enable_resources,
 347         .init             = northbridge_init,
 348         .enable           = 0,
 349         .ops_pci          = 0,
 350 };
 351
 352 static const struct pci_driver northbridge_driver __pci_driver = {
 353         .ops = &northbridge_operations,
 354         .vendor = PCI_VENDOR_ID_NS,
 355         .device = PCI_DEVICE_ID_NS_GX2,
 356 };
 357
 358 #define BRIDGE_IO_MASK (IORESOURCE_IO | IORESOURCE_MEM)
 359
 360 static void pci_domain_read_resources(device_t dev)
 361 {
 362         struct resource *resource;
 363
 364         printk_spew("%s:%s()\n", NORTHBRIDGE_FILE, __FUNCTION__);
 365
 366         /* Initialize the system wide io space constraints */
 367         resource = new_resource(dev, IOINDEX_SUBTRACTIVE(0,0));
 368         resource->limit = 0xffffUL;
 369         resource->flags = IORESOURCE_IO | IORESOURCE_SUBTRACTIVE | IORESOURCE_ASSIGNED;
 370
 371         /* Initialize the system wide memory resources constraints */
 372         resource = new_resource(dev, IOINDEX_SUBTRACTIVE(1,0));
 373         resource->limit = 0xffffffffULL;
 374         resource->flags = IORESOURCE_MEM | IORESOURCE_SUBTRACTIVE | IORESOURCE_ASSIGNED;
 375 }
 376
 377 static void ram_resource(device_t dev, unsigned long index,
 378         unsigned long basek, unsigned long sizek)
 379 {
 380         struct resource *resource;
 381
 382         if (!sizek) {
 383                 return;
 384         }
 385         resource = new_resource(dev, index);
 386         resource->base  = ((resource_t)basek) << 10;
 387         resource->size  = ((resource_t)sizek) << 10;
 388         resource->flags =  IORESOURCE_MEM | IORESOURCE_CACHEABLE | \
 389                 IORESOURCE_FIXED | IORESOURCE_STORED | IORESOURCE_ASSIGNED;
 390 }
 391
 392 static void tolm_test(void *gp, struct device *dev, struct resource *new)
 393 {
 394         struct resource **best_p = gp;
 395         struct resource *best;
 396         best = *best_p;
 397         if (!best || (best->base > new->base)) {
 398                 best = new;
 399         }
 400         *best_p = best;
 401 }
 402
 403 #if 0
 404 static uint32_t find_pci_tolm(struct bus *bus)
 405 {
 406         struct resource *min;
 407         uint32_t tolm;
 408         min = 0;
 409         search_bus_resources(bus, IORESOURCE_MEM, IORESOURCE_MEM, tolm_test, &min);
 410         tolm = 0xffffffffUL;
 411         if (min && tolm > min->base) {
 412                 tolm = min->base;
 413         }
 414         return tolm;
 415 }
 416 #endif
 417 #define FRAMEBUFFERK 4096
 418
 419 static void pci_domain_set_resources(device_t dev)
 420 {
 421 #if 0
 422         device_t mc_dev;
 423         uint32_t pci_tolm;
 424
 425         pci_tolm = find_pci_tolm(&dev->link[0]);
 426         mc_dev = dev->link[0].children;
 427         if (mc_dev) {
 428                 unsigned int tomk, tolmk;
 429                 unsigned int ramreg = 0;
 430                 int i, idx;
 431                 unsigned int *bcdramtop = (unsigned int *)(GX_BASE + BC_DRAM_TOP);
 432                 unsigned int *mcgbaseadd = (unsigned int *)(GX_BASE + MC_GBASE_ADD);
 433
 434                 for(i=0; i<0x20; i+= 0x10) {
 435                         unsigned int *mcreg = (unsigned int *)(GX_BASE + MC_BANK_CFG);
 436                         unsigned int mem_config = *mcreg;
 437
 438                         if (((mem_config & (DIMM_PG_SZ << i)) >> (4 + i)) == 7)
 439                                 continue;
 440                         ramreg += 1 << (((mem_config & (DIMM_SZ << i)) >> (i + 8)) + 2);
 441                 }
 442
 443                 tomk = ramreg << 10;
 444
 445                 /* Sort out the framebuffer size */
 446                 tomk -= FRAMEBUFFERK;
 447                 *bcdramtop = ((tomk << 10) - 1);
 448                 *mcgbaseadd = (tomk >> 9);
 449
 450                 printk_debug("BC_DRAM_TOP = 0x%08x\n", *bcdramtop);
 451                 printk_debug("MC_GBASE_ADD = 0x%08x\n", *mcgbaseadd);
 452
 453                 printk_debug("I would set ram size to %d Mbytes\n", (tomk >> 10));
 454
 455                 /* Compute the top of Low memory */
 456                 tolmk = pci_tolm >> 10;
 457                 if (tolmk >= tomk) {
 458                         /* The PCI hole does does not overlap the memory.
 459                          */
 460                         tolmk = tomk;
 461                 }
 462                 /* Report the memory regions */
 463                 idx = 10;
 464                 ram_resource(dev, idx++, 0, tolmk);
 465         }
 466 #endif
 467         assign_resources(&dev->link[0]);
 468 }
 469
 470 static unsigned int pci_domain_scan_bus(device_t dev, unsigned int max)
 471 {
 472         max = pci_scan_bus(&dev->link[0], PCI_DEVFN(0, 0), 0xff, max);
 473         return max;
 474 }
 475
 476 static struct device_operations pci_domain_ops = {
 477         .read_resources   = pci_domain_read_resources,
 478         .set_resources    = pci_domain_set_resources,
 479         .enable_resources = enable_childrens_resources,
 480         .init             = 0,
 481         .scan_bus         = pci_domain_scan_bus,
 482 };
 483
 484 static void cpu_bus_init(device_t dev)
 485 {
 486         initialize_cpus(&dev->link[0]);
 487 }
 488
 489 static void cpu_bus_noop(device_t dev)
 490 {
 491 }
 492
 493 static struct device_operations cpu_bus_ops = {
 494         .read_resources   = cpu_bus_noop,
 495         .set_resources    = cpu_bus_noop,
 496         .enable_resources = cpu_bus_noop,
 497         .init             = cpu_bus_init,
 498         .scan_bus         = 0,
 499 };
 500
 501 void chipsetInit (void);
 502
 503 static void enable_dev(struct device *dev)
 504 {
 505         printk_debug("gx2 north: enable_dev\n");
 506         void northbridgeinit(void);
 507         void chipsetinit(struct northbridge_amd_gx2_config *nb);
 508         void setup_realmode_idt(void);
 509         void do_vsmbios(void);
 510         /* Set the operations if it is a special bus type */
 511         if (dev->path.type == DEVICE_PATH_PCI_DOMAIN) {
 512                 struct northbridge_amd_gx2_config *nb = (struct northbridge_amd_gx2_config *)dev->chip_info;
 513                 extern void cpubug(void);
 514                 printk_debug("DEVICE_PATH_PCI_DOMAIN\n");
 515                 /* cpubug MUST be called before setup_gx2(), so we force the issue here */
 516                 northbridgeinit();
 517                 cpubug();
 518                 chipsetinit(nb);
 519                 setup_gx2();
 520                 /* do this here for now -- this chip really breaks our device model */
 521                 setup_realmode_idt();
 522                 do_vsmbios();
 523                 graphics_init();
 524                 dev->ops = &pci_domain_ops;
 525                 pci_set_method(dev);
 526                 ram_resource(dev, 0, 0, ((sizeram() - VIDEO_MB) * 1024) - SMM_SIZE);
 527         } else if (dev->path.type == DEVICE_PATH_APIC_CLUSTER) {
 528                 printk_debug("DEVICE_PATH_APIC_CLUSTER\n");
 529                 dev->ops = &cpu_bus_ops;
 530         }
 531         printk_debug("gx2 north: end enable_dev\n");
 532 }
 533
 534 struct chip_operations northbridge_amd_gx2_ops = {
 535         CHIP_NAME("AMD GX (previously GX2) Northbridge")
 536         .enable_dev = enable_dev,
 537 };