src/northbridge/amd/gx2/northbridge.c

   1 #include <console/console.h>
   2 #include <arch/io.h>
   3 #include <stdint.h>
   4 #include <device/device.h>
   5 #include <device/pci.h>
   6 #include <device/pci_ids.h>
   7 #include <stdlib.h>
   8 #include <string.h>
   9 #include <bitops.h>
  10 #include "chip.h"
  11 #include "northbridge.h"
  12 #include <cpu/amd/gx2def.h>
  13 #include <cpu/x86/msr.h>
  14 #include <cpu/x86/cache.h>
  15
  16 #define NORTHBRIDGE_FILE "northbridge.c"
  17 /*
  18 */
  19
  20 /* todo: add a resource record. We don't do this here because this may be called when
  21   * very little of the platform is actually working.
  22   */
  23 int
  24 sizeram(void)
  25 {
  26         msr_t msr;
  27         int sizem;
  28         unsigned short dimm;
  29
  30         msr = rdmsr(0x20000018);
  31         printk_debug("sizeram: %08x:%08x\n", msr.hi, msr.lo);
  32
  33         /* dimm 0 */
  34         dimm = msr.hi;
  35         /* installed? */
  36         if ((dimm & 7) != 7)
  37                 sizem = (1 << ((dimm >> 12)-1)) * 8;
  38
  39
  40         /* dimm 1*/
  41         dimm = msr.hi >> 16;
  42         /* installed? */
  43         if ((dimm & 7) != 7)
  44                 sizem += (1 << ((dimm >> 12)-1)) * 8;
  45
  46         printk_debug("sizeram: sizem 0x%x\n", sizem);
  47         return sizem;
  48 }
  49
  50
  51 /* here is programming for the various MSRs.*/
  52 #define IM_QWAIT 0x100000
  53
  54 #define DMCF_WRITE_SERIALIZE_REQUEST (2<<12) /* 2 outstanding */ /* in high */
  55 #define DMCF_SERIAL_LOAD_MISSES  (2) /* enabled */
  56
  57 /* these are the 8-bit attributes for controlling RCONF registers */
  58 #define CACHE_DISABLE (1<<0)
  59 #define WRITE_ALLOCATE (1<<1)
  60 #define WRITE_PROTECT (1<<2)
  61 #define WRITE_THROUGH (1<<3)
  62 #define WRITE_COMBINE (1<<4)
  63 #define WRITE_SERIALIZE (1<<5)
  64
  65 /* ram has none of this stuff */
  66 #define RAM_PROPERTIES (0)
  67 #define DEVICE_PROPERTIES (WRITE_SERIALIZE|CACHE_DISABLE)
  68 #define ROM_PROPERTIES (WRITE_SERIALIZE|WRITE_THROUGH|CACHE_DISABLE)
  69 #define MSR_WS_CD_DEFAULT (0x21212121)
  70
  71 /* 1810-1817 give you 8 registers with which to program protection regions */
  72 /* the are region configuration range registers, or RRCF */
  73 /* in msr terms, the are a straight base, top address assign, since they are 4k aligned. */
  74 /* so no left-shift needed for top or base */
  75 #define RRCF_LOW(base,properties) (base|(1<<8)|properties)
  76 #define RRCF_LOW_CD(base)       RRCF_LOW(base, CACHE_DISABLE)
  77
  78 /* build initializer for P2D MSR */
  79 #define P2D_BM(msr, pdid1, bizarro, pbase, pmask) {msr, {.hi=(pdid1<<29)|(bizarro<<28)|(pbase>>24), .lo=(pbase<<8)|pmask}}
  80 #define P2D_BMO(msr, pdid1, bizarro, poffset, pbase, pmask) {msr, {.hi=(pdid1<<29)|(bizarro<<28)|(poffset<<8)|(pbase>>24), .lo=(pbase<<8)|pmask}}
  81 #define P2D_R(msr, pdid1, bizarro, pmax, pmin) {msr, {.hi=(pdid1<<29)|(bizarro<<28)|(pmax>>12), .lo=(pmax<<20)|pmin}}
  82 #define P2D_RO(msr, pdid1, bizarro, poffset, pmax, pmin) {msr, {.hi=(pdid1<<29)|(bizarro<<28)|(poffset<<8)|(pmax>>12), .lo=(pmax<<20)|pmin}}
  83 #define P2D_SC(msr, pdid1, bizarro, wen, ren,pscbase) {msr, {.hi=(pdid1<<29)|(bizarro<<28)|(wen), .lo=(ren<<16)|(pscbase>>18)}}
  84 #define IOD_BM(msr, pdid1, bizarro, ibase, imask) {msr, {.hi=(pdid1<<29)|(bizarro<<28)|(ibase>>12), .lo=(ibase<<20)|imask}}
  85 #define IOD_SC(msr, pdid1, bizarro, en, wen, ren, ibase) {msr, {.hi=(pdid1<<29)|(bizarro<<28), .lo=(en<<24)|(wen<<21)|(ren<<20)|(ibase<<3)}}
  86
  87
  88
  89 struct msr_defaults {
  90         int msr_no;
  91         msr_t msr;
  92 } msr_defaults [] = {
  93         {0x1700, {.hi = 0, .lo = IM_QWAIT}},
  94         {0x1800, {.hi = DMCF_WRITE_SERIALIZE_REQUEST, .lo = DMCF_SERIAL_LOAD_MISSES}},
  95         /* 1808 will be done down below, so we have to do 180a->1817 (well, 1813 really) */
  96         /* for 180a, for now, we assume VSM will configure it */
  97         /* 180b is left at reset value,a0000-bffff is non-cacheable */
  98         /* 180c, c0000-dffff is set to write serialize and non-cachable */
  99         {0x180c, {.hi = MSR_WS_CD_DEFAULT, .lo = MSR_WS_CD_DEFAULT}},
 100         /* 180d is left at default, e0000-fffff is non-cached */
 101
 102         /* we will assume 180e, the ssm region configuration, is left at default or set by VSM */
 103         /* we will not set 0x180f, the DMM,yet */
 104         {0x1810, {.hi=0xee7ff000, .lo=RRCF_LOW(0xee000000, WRITE_COMBINE|CACHE_DISABLE)}},
 105         {0x1811, {.hi = 0xefffb000, .lo = RRCF_LOW_CD(0xefff8000)}},
 106         {0x1812, {.hi = 0xefff7000, .lo = RRCF_LOW_CD(0xefff4000)}},
 107         {0x1813, {.hi = 0xefff3000, .lo = RRCF_LOW_CD(0xefff0000)}},
 108         /* now for GLPCI routing */
 109         /* GLIU0 */
 110         P2D_BM(0x10000020, 0x1, 0x0, 0x0, 0xfff80),
 111         P2D_BM(0x10000021, 0x1, 0x0, 0x80000, 0xfffe0),
 112         P2D_SC(0x1000002c, 0x1, 0x0, 0x0,  0xff03, 0x3),
 113         /* GLIU1 */
 114         P2D_BM(0x40000020, 0x1, 0x0, 0x0, 0xfff80),
 115         P2D_BM(0x40000021, 0x1, 0x0, 0x80000, 0xfffe0),
 116         P2D_SC(0x4000002d, 0x1, 0x0, 0x0,  0xff03, 0x3),
 117         {0}
 118 };
 119
 120
 121 static void
 122 setup_gx2_cache(int sizem)
 123 {
 124         msr_t msr;
 125         unsigned long long val;
 126         printk_debug("enable_cache: enable for %dm bytes\n", sizem);
 127         /* build up the rconf word. */
 128         /* the SYSTOP bits 27:8 are actually the top bits from 31:12. Book fails to say that */
 129         /* set romrp */
 130         val = ((unsigned long long) ROM_PROPERTIES) << 56;
 131         /* make rom base useful for 1M roms */
 132         /* fuctory sets this to a weird value, just go with it. */
 133         val |= ((unsigned long long) 0xff800)<<36;
 134         /* set the devrp properties */
 135         val |= ((unsigned long long) DEVICE_PROPERTIES) << 28;
 136         /* sigh. Take our TOM, RIGHT shift 12, since it page-aligned, then LEFT-shift 8 for reg. */
 137         /* yank off 8M for frame buffer and 1M for VSA */
 138         sizem -= 9;
 139         sizem *= 0x100000;
 140         sizem >>= 12;
 141         sizem <<= 8;
 142         val |= sizem;
 143         val |= RAM_PROPERTIES;
 144         msr.lo = val;
 145         msr.hi = (val >> 32);
 146         printk_debug("msr will be set to %x:%x\n", msr.hi, msr.lo);
 147         wrmsr(0x1808, msr);
 148
 149         enable_cache();
 150         wbinvd();
 151 }
 152 /* we have to do this here. We have not found a nicer way to do it */
 153 void
 154 setup_gx2(void)
 155 {
 156         int i;
 157         msr_t msr;
 158
 159         unsigned long sizem, membytes;
 160         sizem = sizeram();
 161
 162         setup_gx2_cache(sizem);
 163
 164
 165         membytes = sizem * 1048576;
 166         /* we need to set 0x10000029 and 0x40000029 */
 167         msr.hi = 0x20000000 | membytes >>20;
 168         msr.lo = 0x100 | ( ((membytes >>12) & 0xfff) << 20);
 169         wrmsr(0x10000029, msr);
 170         wrmsr(0x40000029, msr);
 171         msr = rdmsr(0x10000029);
 172         printk_debug("MSR 0x%x is now 0x%x:0x%x\n", 0x10000029, msr.hi,msr.lo);
 173         msr = rdmsr(0x40000029);
 174         printk_debug("MSR 0x%x is now 0x%x:0x%x\n", 0x40000029, msr.hi,msr.lo);
 175
 176         printk_debug("MSR 0x%x is now 0x%x:0x%x\n", 0x40000029, msr.hi,msr.lo);
 177         /* now do the default MSR values */
 178         for(i = 0; msr_defaults[i].msr_no; i++) {
 179                 msr_t msr;
 180                 wrmsr(msr_defaults[i].msr_no, msr_defaults[i].msr);
 181                 msr = rdmsr(msr_defaults[i].msr_no);
 182                 printk_debug("MSR 0x%x is now 0x%x:0x%x\n", msr_defaults[i].msr_no, msr.hi,msr.lo);
 183         }
 184 }
 185
 186
 187 static void optimize_xbus(device_t dev)
 188 {
 189         /* Optimise X-Bus performance */
 190         pci_write_config8(dev, 0x40, 0x1e);
 191         pci_write_config8(dev, 0x41, 0x52);
 192         pci_write_config8(dev, 0x43, 0xc1);
 193         pci_write_config8(dev, 0x44, 0x00);
 194 }
 195
 196 static void enable_shadow(device_t dev)
 197 {
 198
 199 }
 200
 201 static void northbridge_init(device_t dev)
 202 {
 203         printk_debug("northbridge: %s()\n", __FUNCTION__);
 204
 205         optimize_xbus(dev);
 206         enable_shadow(dev);
 207 }
 208
 209
 210 static struct device_operations northbridge_operations = {
 211         .read_resources   = pci_dev_read_resources,
 212         .set_resources    = pci_dev_set_resources,
 213         .enable_resources = pci_dev_enable_resources,
 214         .init             = northbridge_init,
 215         .enable           = 0,
 216         .ops_pci          = 0,
 217 };
 218
 219 static struct pci_driver northbridge_driver __pci_driver = {
 220         .ops = &northbridge_operations,
 221         .vendor = PCI_VENDOR_ID_CYRIX,
 222         .device = PCI_DEVICE_ID_CYRIX_PCI_MASTER,
 223 };
 224
 225
 226
 227 #define BRIDGE_IO_MASK (IORESOURCE_IO | IORESOURCE_MEM)
 228
 229 static void pci_domain_read_resources(device_t dev)
 230 {
 231         struct resource *resource;
 232
 233         printk_spew("%s:%s()\n", NORTHBRIDGE_FILE, __FUNCTION__);
 234
 235         /* Initialize the system wide io space constraints */
 236         resource = new_resource(dev, IOINDEX_SUBTRACTIVE(0,0));
 237         resource->limit = 0xffffUL;
 238         resource->flags = IORESOURCE_IO | IORESOURCE_SUBTRACTIVE | IORESOURCE_ASSIGNED;
 239
 240         /* Initialize the system wide memory resources constraints */
 241         resource = new_resource(dev, IOINDEX_SUBTRACTIVE(1,0));
 242         resource->limit = 0xffffffffULL;
 243         resource->flags = IORESOURCE_MEM | IORESOURCE_SUBTRACTIVE | IORESOURCE_ASSIGNED;
 244 }
 245
 246 static void ram_resource(device_t dev, unsigned long index,
 247         unsigned long basek, unsigned long sizek)
 248 {
 249         struct resource *resource;
 250
 251         if (!sizek) {
 252                 return;
 253         }
 254         resource = new_resource(dev, index);
 255         resource->base  = ((resource_t)basek) << 10;
 256         resource->size  = ((resource_t)sizek) << 10;
 257         resource->flags =  IORESOURCE_MEM | IORESOURCE_CACHEABLE | \
 258                 IORESOURCE_FIXED | IORESOURCE_STORED | IORESOURCE_ASSIGNED;
 259 }
 260
 261 static void tolm_test(void *gp, struct device *dev, struct resource *new)
 262 {
 263         struct resource **best_p = gp;
 264         struct resource *best;
 265         best = *best_p;
 266         if (!best || (best->base > new->base)) {
 267                 best = new;
 268         }
 269         *best_p = best;
 270 }
 271
 272 static uint32_t find_pci_tolm(struct bus *bus)
 273 {
 274         struct resource *min;
 275         uint32_t tolm;
 276         min = 0;
 277         search_bus_resources(bus, IORESOURCE_MEM, IORESOURCE_MEM, tolm_test, &min);
 278         tolm = 0xffffffffUL;
 279         if (min && tolm > min->base) {
 280                 tolm = min->base;
 281         }
 282         return tolm;
 283 }
 284
 285 #define FRAMEBUFFERK 4096
 286
 287 static void pci_domain_set_resources(device_t dev)
 288 {
 289         device_t mc_dev;
 290         uint32_t pci_tolm;
 291 #if 0
 292         pci_tolm = find_pci_tolm(&dev->link[0]);
 293         mc_dev = dev->link[0].children;
 294         if (mc_dev) {
 295                 unsigned int tomk, tolmk;
 296                 unsigned int ramreg = 0;
 297                 int i, idx;
 298                 unsigned int *bcdramtop = (unsigned int *)(GX_BASE + BC_DRAM_TOP);
 299                 unsigned int *mcgbaseadd = (unsigned int *)(GX_BASE + MC_GBASE_ADD);
 300
 301                 for(i=0; i<0x20; i+= 0x10) {
 302                         unsigned int *mcreg = (unsigned int *)(GX_BASE + MC_BANK_CFG);
 303                         unsigned int mem_config = *mcreg;
 304
 305                         if (((mem_config & (DIMM_PG_SZ << i)) >> (4 + i)) == 7)
 306                                 continue;
 307                         ramreg += 1 << (((mem_config & (DIMM_SZ << i)) >> (i + 8)) + 2);
 308                 }
 309
 310                 tomk = ramreg << 10;
 311
 312                 /* Sort out the framebuffer size */
 313                 tomk -= FRAMEBUFFERK;
 314                 *bcdramtop = ((tomk << 10) - 1);
 315                 *mcgbaseadd = (tomk >> 9);
 316
 317                 printk_debug("BC_DRAM_TOP = 0x%08x\n", *bcdramtop);
 318                 printk_debug("MC_GBASE_ADD = 0x%08x\n", *mcgbaseadd);
 319
 320                 printk_debug("I would set ram size to %d Mbytes\n", (tomk >> 10));
 321
 322                 /* Compute the top of Low memory */
 323                 tolmk = pci_tolm >> 10;
 324                 if (tolmk >= tomk) {
 325                         /* The PCI hole does does not overlap the memory.
 326                          */
 327                         tolmk = tomk;
 328                 }
 329                 /* Report the memory regions */
 330                 idx = 10;
 331                 ram_resource(dev, idx++, 0, tolmk);
 332         }
 333         assign_resources(&dev->link[0]);
 334 #endif
 335 }
 336
 337 static unsigned int pci_domain_scan_bus(device_t dev, unsigned int max)
 338 {
 339         max = pci_scan_bus(&dev->link[0], PCI_DEVFN(0, 0), 0xff, max);
 340         return max;
 341 }
 342
 343 static struct device_operations pci_domain_ops = {
 344         .read_resources   = pci_domain_read_resources,
 345         .set_resources    = pci_domain_set_resources,
 346         .enable_resources = enable_childrens_resources,
 347         .init             = 0,
 348         .scan_bus         = pci_domain_scan_bus,
 349 };
 350
 351 static void cpu_bus_init(device_t dev)
 352 {
 353         initialize_cpus(&dev->link[0]);
 354 }
 355
 356 static void cpu_bus_noop(device_t dev)
 357 {
 358 }
 359
 360 static struct device_operations cpu_bus_ops = {
 361         .read_resources   = cpu_bus_noop,
 362         .set_resources    = cpu_bus_noop,
 363         .enable_resources = cpu_bus_noop,
 364         .init             = cpu_bus_init,
 365         .scan_bus         = 0,
 366 };
 367
 368 static void enable_dev(struct device *dev)
 369 {
 370         printk_debug("gx2 north: enable_dev\n");
 371         /* Set the operations if it is a special bus type */
 372         if (dev->path.type == DEVICE_PATH_PCI_DOMAIN) {
 373                 printk_debug("DEVICE_PATH_PCI_DOMAIN\n");
 374                 setup_gx2();
 375                 dev->ops = &pci_domain_ops;
 376                 pci_set_method(dev);
 377         }
 378         else if (dev->path.type == DEVICE_PATH_APIC_CLUSTER) {
 379                 printk_debug("DEVICE_PATH_APIC_CLUSTER\n");
 380                 dev->ops = &cpu_bus_ops;
 381         }
 382 }
 383
 384 struct chip_operations northbridge_amd_gx2_ops = {
 385         CHIP_NAME("AMD GX2 Northbridge")
 386         .enable_dev = enable_dev,
 387 };