src/northbridge/amd/gx2/northbridge.c

   1 #include <console/console.h>
   2 #include <arch/io.h>
   3 #include <stdint.h>
   4 #include <device/device.h>
   5 #include <device/pci.h>
   6 #include <device/pci_ids.h>
   7 #include <stdlib.h>
   8 #include <string.h>
   9 #include <bitops.h>
  10 #include "chip.h"
  11 #include "northbridge.h"
  12 #include <cpu/amd/gx2def.h>
  13 #include <cpu/x86/msr.h>
  14 #include <cpu/x86/cache.h>
  15
  16 #define NORTHBRIDGE_FILE "northbridge.c"
  17 /*
  18 */
  19
  20 /* todo: add a resource record. We don't do this here because this may be called when
  21   * very little of the platform is actually working.
  22   */
  23 int
  24 sizeram(void)
  25 {
  26         msr_t msr;
  27         int sizem;
  28         unsigned short dimm;
  29
  30         msr = rdmsr(0x20000018);
  31         printk_debug("sizeram: %08x:%08x\n", msr.hi, msr.lo);
  32
  33         /* dimm 0 */
  34         dimm = msr.hi;
  35         /* installed? */
  36         if ((dimm & 7) != 7)
  37                 sizem = (1 << ((dimm >> 12)-1)) * 8;
  38
  39
  40         /* dimm 1*/
  41         dimm = msr.hi >> 16;
  42         /* installed? */
  43         if ((dimm & 7) != 7)
  44                 sizem += (1 << ((dimm >> 12)-1)) * 8;
  45
  46         printk_debug("sizeram: sizem 0x%x\n", sizem);
  47         return sizem;
  48 }
  49
  50
  51 /* here is programming for the various MSRs.*/
  52 #define IM_QWAIT 0x100000
  53
  54 #define DMCF_WRITE_SERIALIZE_REQUEST (2<<12) /* 2 outstanding */ /* in high */
  55 #define DMCF_SERIAL_LOAD_MISSES  (2) /* enabled */
  56
  57 /* these are the 8-bit attributes for controlling RCONF registers */
  58 #define CACHE_DISABLE (1<<0)
  59 #define WRITE_ALLOCATE (1<<1)
  60 #define WRITE_PROTECT (1<<2)
  61 #define WRITE_THROUGH (1<<3)
  62 #define WRITE_COMBINE (1<<4)
  63 #define WRITE_SERIALIZE (1<<5)
  64
  65 /* ram has none of this stuff */
  66 #define RAM_PROPERTIES (0)
  67 #define DEVICE_PROPERTIES (WRITE_SERIALIZE|CACHE_DISABLE)
  68 #define ROM_PROPERTIES (WRITE_SERIALIZE|WRITE_THROUGH|CACHE_DISABLE)
  69 #define MSR_WS_CD_DEFAULT (0x21212121)
  70
  71 /* 1810-1817 give you 8 registers with which to program protection regions */
  72 /* the are region configuration range registers, or RRCF */
  73 /* in msr terms, the are a straight base, top address assign, since they are 4k aligned. */
  74 /* so no left-shift needed for top or base */
  75 #define RRCF_LOW(base,properties) (base|(1<<8)|properties)
  76 #define RRCF_LOW_CD(base)       RRCF_LOW(base, CACHE_DISABLE)
  77
  78 /* build initializer for P2D MSR */
  79 #define P2D_BM(msr, pdid1, bizarro, pbase, pmask) {msr, {.hi=(pdid1<<29)|(bizarro<<28)|(pbase>>24), .lo=(pbase<<8)|pmask}}
  80 #define P2D_BMO(msr, pdid1, bizarro, poffset, pbase, pmask) {msr, {.hi=(pdid1<<29)|(bizarro<<28)|(poffset<<8)|(pbase>>24), .lo=(pbase<<8)|pmask}}
  81 #define P2D_R(msr, pdid1, bizarro, pmax, pmin) {msr, {.hi=(pdid1<<29)|(bizarro<<28)|(pmax>>12), .lo=(pmax<<20)|pmin}}
  82 #define P2D_RO(msr, pdid1, bizarro, poffset, pmax, pmin) {msr, {.hi=(pdid1<<29)|(bizarro<<28)|(poffset<<8)|(pmax>>12), .lo=(pmax<<20)|pmin}}
  83 #define P2D_SC(msr, pdid1, bizarro, wen, ren,pscbase) {msr, {.hi=(pdid1<<29)|(bizarro<<28)|(wen), .lo=(ren<<16)|(pscbase>>18)}}
  84 #define IOD_BM(msr, pdid1, bizarro, ibase, imask) {msr, {.hi=(pdid1<<29)|(bizarro<<28)|(ibase>>12), .lo=(ibase<<20)|imask}}
  85 #define IOD_SC(msr, pdid1, bizarro, en, wen, ren, ibase) {msr, {.hi=(pdid1<<29)|(bizarro<<28), .lo=(en<<24)|(wen<<21)|(ren<<20)|(ibase<<3)}}
  86
  87
  88
  89 struct msr_defaults {
  90         int msr_no;
  91         msr_t msr;
  92 } msr_defaults [] = {
  93         {0x1700, {.hi = 0, .lo = IM_QWAIT}},
  94         {0x1800, {.hi = DMCF_WRITE_SERIALIZE_REQUEST, .lo = DMCF_SERIAL_LOAD_MISSES}},
  95         /* 1808 will be done down below, so we have to do 180a->1817 (well, 1813 really) */
  96         /* for 180a, for now, we assume VSM will configure it */
  97         /* 180b is left at reset value,a0000-bffff is non-cacheable */
  98         /* 180c, c0000-dffff is set to write serialize and non-cachable */
  99         /* oops, 180c will be set by cpu bug handling in cpubug.c */
 100         //{0x180c, {.hi = MSR_WS_CD_DEFAULT, .lo = MSR_WS_CD_DEFAULT}},
 101         /* 180d is left at default, e0000-fffff is non-cached */
 102
 103         /* we will assume 180e, the ssm region configuration, is left at default or set by VSM */
 104         /* we will not set 0x180f, the DMM,yet */
 105         {0x1810, {.hi=0xee7ff000, .lo=RRCF_LOW(0xee000000, WRITE_COMBINE|CACHE_DISABLE)}},
 106         {0x1811, {.hi = 0xefffb000, .lo = RRCF_LOW_CD(0xefff8000)}},
 107         {0x1812, {.hi = 0xefff7000, .lo = RRCF_LOW_CD(0xefff4000)}},
 108         {0x1813, {.hi = 0xefff3000, .lo = RRCF_LOW_CD(0xefff0000)}},
 109         /* now for GLPCI routing */
 110         /* GLIU0 */
 111         P2D_BM(0x10000020, 0x1, 0x0, 0x0, 0xfff80),
 112         P2D_BM(0x10000021, 0x1, 0x0, 0x80000, 0xfffe0),
 113         P2D_SC(0x1000002c, 0x1, 0x0, 0x0,  0xff03, 0x3),
 114         /* GLIU1 */
 115         P2D_BM(0x40000020, 0x1, 0x0, 0x0, 0xfff80),
 116         P2D_BM(0x40000021, 0x1, 0x0, 0x80000, 0xfffe0),
 117         P2D_SC(0x4000002d, 0x1, 0x0, 0x0,  0xff03, 0x3),
 118         {0}
 119 };
 120
 121
 122 static void
 123 setup_gx2_cache(int sizem)
 124 {
 125         msr_t msr;
 126         unsigned long long val;
 127         printk_debug("enable_cache: enable for %dm bytes\n", sizem);
 128         /* build up the rconf word. */
 129         /* the SYSTOP bits 27:8 are actually the top bits from 31:12. Book fails to say that */
 130         /* set romrp */
 131         val = ((unsigned long long) ROM_PROPERTIES) << 56;
 132         /* make rom base useful for 1M roms */
 133         /* fuctory sets this to a weird value, just go with it. */
 134         val |= ((unsigned long long) 0xff800)<<36;
 135         /* set the devrp properties */
 136         val |= ((unsigned long long) DEVICE_PROPERTIES) << 28;
 137         /* sigh. Take our TOM, RIGHT shift 12, since it page-aligned, then LEFT-shift 8 for reg. */
 138         /* yank off 8M for frame buffer and 1M for VSA */
 139         sizem -= 9;
 140         sizem *= 0x100000;
 141         sizem >>= 12;
 142         sizem <<= 8;
 143         val |= sizem;
 144         val |= RAM_PROPERTIES;
 145         msr.lo = val;
 146         msr.hi = (val >> 32);
 147         printk_debug("msr will be set to %x:%x\n", msr.hi, msr.lo);
 148         wrmsr(0x1808, msr);
 149
 150         enable_cache();
 151         wbinvd();
 152 }
 153 /* we have to do this here. We have not found a nicer way to do it */
 154 void
 155 setup_gx2(void)
 156 {
 157         int i;
 158         msr_t msr;
 159
 160         unsigned long sizem, membytes;
 161         sizem = sizeram();
 162
 163         setup_gx2_cache(sizem);
 164
 165
 166         membytes = sizem * 1048576;
 167         /* we need to set 0x10000029 and 0x40000029 */
 168         msr.hi = 0x20000000 | membytes >>20;
 169         msr.lo = 0x100 | ( ((membytes >>12) & 0xfff) << 20);
 170         wrmsr(0x10000029, msr);
 171         wrmsr(0x40000029, msr);
 172         msr = rdmsr(0x10000029);
 173         printk_debug("MSR 0x%x is now 0x%x:0x%x\n", 0x10000029, msr.hi,msr.lo);
 174         msr = rdmsr(0x40000029);
 175         printk_debug("MSR 0x%x is now 0x%x:0x%x\n", 0x40000029, msr.hi,msr.lo);
 176
 177         printk_debug("MSR 0x%x is now 0x%x:0x%x\n", 0x40000029, msr.hi,msr.lo);
 178         /* now do the default MSR values */
 179         for(i = 0; msr_defaults[i].msr_no; i++) {
 180                 msr_t msr;
 181                 wrmsr(msr_defaults[i].msr_no, msr_defaults[i].msr);
 182                 msr = rdmsr(msr_defaults[i].msr_no);
 183                 printk_debug("MSR 0x%x is now 0x%x:0x%x\n", msr_defaults[i].msr_no, msr.hi,msr.lo);
 184         }
 185 }
 186
 187
 188 static void optimize_xbus(device_t dev)
 189 {
 190         /* Optimise X-Bus performance */
 191         pci_write_config8(dev, 0x40, 0x1e);
 192         pci_write_config8(dev, 0x41, 0x52);
 193         pci_write_config8(dev, 0x43, 0xc1);
 194         pci_write_config8(dev, 0x44, 0x00);
 195 }
 196
 197 static void enable_shadow(device_t dev)
 198 {
 199
 200 }
 201
 202 static void northbridge_init(device_t dev)
 203 {
 204         printk_debug("northbridge: %s()\n", __FUNCTION__);
 205
 206         optimize_xbus(dev);
 207         enable_shadow(dev);
 208 }
 209
 210
 211 static struct device_operations northbridge_operations = {
 212         .read_resources   = pci_dev_read_resources,
 213         .set_resources    = pci_dev_set_resources,
 214         .enable_resources = pci_dev_enable_resources,
 215         .init             = northbridge_init,
 216         .enable           = 0,
 217         .ops_pci          = 0,
 218 };
 219
 220 static struct pci_driver northbridge_driver __pci_driver = {
 221         .ops = &northbridge_operations,
 222         .vendor = PCI_VENDOR_ID_CYRIX,
 223         .device = PCI_DEVICE_ID_CYRIX_PCI_MASTER,
 224 };
 225
 226
 227
 228 #define BRIDGE_IO_MASK (IORESOURCE_IO | IORESOURCE_MEM)
 229
 230 static void pci_domain_read_resources(device_t dev)
 231 {
 232         struct resource *resource;
 233
 234         printk_spew("%s:%s()\n", NORTHBRIDGE_FILE, __FUNCTION__);
 235
 236         /* Initialize the system wide io space constraints */
 237         resource = new_resource(dev, IOINDEX_SUBTRACTIVE(0,0));
 238         resource->limit = 0xffffUL;
 239         resource->flags = IORESOURCE_IO | IORESOURCE_SUBTRACTIVE | IORESOURCE_ASSIGNED;
 240
 241         /* Initialize the system wide memory resources constraints */
 242         resource = new_resource(dev, IOINDEX_SUBTRACTIVE(1,0));
 243         resource->limit = 0xffffffffULL;
 244         resource->flags = IORESOURCE_MEM | IORESOURCE_SUBTRACTIVE | IORESOURCE_ASSIGNED;
 245 }
 246
 247 static void ram_resource(device_t dev, unsigned long index,
 248         unsigned long basek, unsigned long sizek)
 249 {
 250         struct resource *resource;
 251
 252         if (!sizek) {
 253                 return;
 254         }
 255         resource = new_resource(dev, index);
 256         resource->base  = ((resource_t)basek) << 10;
 257         resource->size  = ((resource_t)sizek) << 10;
 258         resource->flags =  IORESOURCE_MEM | IORESOURCE_CACHEABLE | \
 259                 IORESOURCE_FIXED | IORESOURCE_STORED | IORESOURCE_ASSIGNED;
 260 }
 261
 262 static void tolm_test(void *gp, struct device *dev, struct resource *new)
 263 {
 264         struct resource **best_p = gp;
 265         struct resource *best;
 266         best = *best_p;
 267         if (!best || (best->base > new->base)) {
 268                 best = new;
 269         }
 270         *best_p = best;
 271 }
 272
 273 static uint32_t find_pci_tolm(struct bus *bus)
 274 {
 275         struct resource *min;
 276         uint32_t tolm;
 277         min = 0;
 278         search_bus_resources(bus, IORESOURCE_MEM, IORESOURCE_MEM, tolm_test, &min);
 279         tolm = 0xffffffffUL;
 280         if (min && tolm > min->base) {
 281                 tolm = min->base;
 282         }
 283         return tolm;
 284 }
 285
 286 #define FRAMEBUFFERK 4096
 287
 288 static void pci_domain_set_resources(device_t dev)
 289 {
 290         device_t mc_dev;
 291         uint32_t pci_tolm;
 292 #if 0
 293         pci_tolm = find_pci_tolm(&dev->link[0]);
 294         mc_dev = dev->link[0].children;
 295         if (mc_dev) {
 296                 unsigned int tomk, tolmk;
 297                 unsigned int ramreg = 0;
 298                 int i, idx;
 299                 unsigned int *bcdramtop = (unsigned int *)(GX_BASE + BC_DRAM_TOP);
 300                 unsigned int *mcgbaseadd = (unsigned int *)(GX_BASE + MC_GBASE_ADD);
 301
 302                 for(i=0; i<0x20; i+= 0x10) {
 303                         unsigned int *mcreg = (unsigned int *)(GX_BASE + MC_BANK_CFG);
 304                         unsigned int mem_config = *mcreg;
 305
 306                         if (((mem_config & (DIMM_PG_SZ << i)) >> (4 + i)) == 7)
 307                                 continue;
 308                         ramreg += 1 << (((mem_config & (DIMM_SZ << i)) >> (i + 8)) + 2);
 309                 }
 310
 311                 tomk = ramreg << 10;
 312
 313                 /* Sort out the framebuffer size */
 314                 tomk -= FRAMEBUFFERK;
 315                 *bcdramtop = ((tomk << 10) - 1);
 316                 *mcgbaseadd = (tomk >> 9);
 317
 318                 printk_debug("BC_DRAM_TOP = 0x%08x\n", *bcdramtop);
 319                 printk_debug("MC_GBASE_ADD = 0x%08x\n", *mcgbaseadd);
 320
 321                 printk_debug("I would set ram size to %d Mbytes\n", (tomk >> 10));
 322
 323                 /* Compute the top of Low memory */
 324                 tolmk = pci_tolm >> 10;
 325                 if (tolmk >= tomk) {
 326                         /* The PCI hole does does not overlap the memory.
 327                          */
 328                         tolmk = tomk;
 329                 }
 330                 /* Report the memory regions */
 331                 idx = 10;
 332                 ram_resource(dev, idx++, 0, tolmk);
 333         }
 334         assign_resources(&dev->link[0]);
 335 #endif
 336 }
 337
 338 static unsigned int pci_domain_scan_bus(device_t dev, unsigned int max)
 339 {
 340         max = pci_scan_bus(&dev->link[0], PCI_DEVFN(0, 0), 0xff, max);
 341         return max;
 342 }
 343
 344 static struct device_operations pci_domain_ops = {
 345         .read_resources   = pci_domain_read_resources,
 346         .set_resources    = pci_domain_set_resources,
 347         .enable_resources = enable_childrens_resources,
 348         .init             = 0,
 349         .scan_bus         = pci_domain_scan_bus,
 350 };
 351
 352 static void cpu_bus_init(device_t dev)
 353 {
 354         initialize_cpus(&dev->link[0]);
 355 }
 356
 357 static void cpu_bus_noop(device_t dev)
 358 {
 359 }
 360
 361 static struct device_operations cpu_bus_ops = {
 362         .read_resources   = cpu_bus_noop,
 363         .set_resources    = cpu_bus_noop,
 364         .enable_resources = cpu_bus_noop,
 365         .init             = cpu_bus_init,
 366         .scan_bus         = 0,
 367 };
 368
 369 static void enable_dev(struct device *dev)
 370 {
 371         printk_debug("gx2 north: enable_dev\n");
 372         /* Set the operations if it is a special bus type */
 373         if (dev->path.type == DEVICE_PATH_PCI_DOMAIN) {
 374                 printk_debug("DEVICE_PATH_PCI_DOMAIN\n");
 375                 setup_gx2();
 376                 dev->ops = &pci_domain_ops;
 377                 pci_set_method(dev);
 378         }
 379         else if (dev->path.type == DEVICE_PATH_APIC_CLUSTER) {
 380                 printk_debug("DEVICE_PATH_APIC_CLUSTER\n");
 381                 dev->ops = &cpu_bus_ops;
 382         }
 383 }
 384
 385 struct chip_operations northbridge_amd_gx2_ops = {
 386         CHIP_NAME("AMD GX2 Northbridge")
 387         .enable_dev = enable_dev,
 388 };