src/northbridge/amd/amdk8/resourcemap.c

   1 static void setup_default_resource_map(void)
   2 {
   3         static const unsigned int register_values[] = {
   4         /* Careful set limit registers before base registers which contain the enables */
   5         /* DRAM Limit i Registers
   6          * F1:0x44 i = 0
   7          * F1:0x4C i = 1
   8          * F1:0x54 i = 2
   9          * F1:0x5C i = 3
  10          * F1:0x64 i = 4
  11          * F1:0x6C i = 5
  12          * F1:0x74 i = 6
  13          * F1:0x7C i = 7
  14          * [ 2: 0] Destination Node ID
  15          *         000 = Node 0
  16          *         001 = Node 1
  17          *         010 = Node 2
  18          *         011 = Node 3
  19          *         100 = Node 4
  20          *         101 = Node 5
  21          *         110 = Node 6
  22          *         111 = Node 7
  23          * [ 7: 3] Reserved
  24          * [10: 8] Interleave select
  25          *         specifies the values of A[14:12] to use with interleave enable.
  26          * [15:11] Reserved
  27          * [31:16] DRAM Limit Address i Bits 39-24
  28          *         This field defines the upper address bits of a 40 bit  address
  29          *         that define the end of the DRAM region.
  30          */
  31         PCI_ADDR(0, 0x18, 1, 0x44), 0x0000f8f8, 0x00000000,
  32         PCI_ADDR(0, 0x18, 1, 0x4C), 0x0000f8f8, 0x00000001,
  33         PCI_ADDR(0, 0x18, 1, 0x54), 0x0000f8f8, 0x00000002,
  34         PCI_ADDR(0, 0x18, 1, 0x5C), 0x0000f8f8, 0x00000003,
  35         PCI_ADDR(0, 0x18, 1, 0x64), 0x0000f8f8, 0x00000004,
  36         PCI_ADDR(0, 0x18, 1, 0x6C), 0x0000f8f8, 0x00000005,
  37         PCI_ADDR(0, 0x18, 1, 0x74), 0x0000f8f8, 0x00000006,
  38         PCI_ADDR(0, 0x18, 1, 0x7C), 0x0000f8f8, 0x00000007,
  39         /* DRAM Base i Registers
  40          * F1:0x40 i = 0
  41          * F1:0x48 i = 1
  42          * F1:0x50 i = 2
  43          * F1:0x58 i = 3
  44          * F1:0x60 i = 4
  45          * F1:0x68 i = 5
  46          * F1:0x70 i = 6
  47          * F1:0x78 i = 7
  48          * [ 0: 0] Read Enable
  49          *         0 = Reads Disabled
  50          *         1 = Reads Enabled
  51          * [ 1: 1] Write Enable
  52          *         0 = Writes Disabled
  53          *         1 = Writes Enabled
  54          * [ 7: 2] Reserved
  55          * [10: 8] Interleave Enable
  56          *         000 = No interleave
  57          *         001 = Interleave on A[12] (2 nodes)
  58          *         010 = reserved
  59          *         011 = Interleave on A[12] and A[14] (4 nodes)
  60          *         100 = reserved
  61          *         101 = reserved
  62          *         110 = reserved
  63          *         111 = Interleve on A[12] and A[13] and A[14] (8 nodes)
  64          * [15:11] Reserved
  65          * [13:16] DRAM Base Address i Bits 39-24
  66          *         This field defines the upper address bits of a 40-bit address
  67          *         that define the start of the DRAM region.
  68          */
  69         PCI_ADDR(0, 0x18, 1, 0x40), 0x0000f8fc, 0x00000000,
  70         PCI_ADDR(0, 0x18, 1, 0x48), 0x0000f8fc, 0x00000000,
  71         PCI_ADDR(0, 0x18, 1, 0x50), 0x0000f8fc, 0x00000000,
  72         PCI_ADDR(0, 0x18, 1, 0x58), 0x0000f8fc, 0x00000000,
  73         PCI_ADDR(0, 0x18, 1, 0x60), 0x0000f8fc, 0x00000000,
  74         PCI_ADDR(0, 0x18, 1, 0x68), 0x0000f8fc, 0x00000000,
  75         PCI_ADDR(0, 0x18, 1, 0x70), 0x0000f8fc, 0x00000000,
  76         PCI_ADDR(0, 0x18, 1, 0x78), 0x0000f8fc, 0x00000000,
  77
  78         /* Memory-Mapped I/O Limit i Registers
  79          * F1:0x84 i = 0
  80          * F1:0x8C i = 1
  81          * F1:0x94 i = 2
  82          * F1:0x9C i = 3
  83          * F1:0xA4 i = 4
  84          * F1:0xAC i = 5
  85          * F1:0xB4 i = 6
  86          * F1:0xBC i = 7
  87          * [ 2: 0] Destination Node ID
  88          *         000 = Node 0
  89          *         001 = Node 1
  90          *         010 = Node 2
  91          *         011 = Node 3
  92          *         100 = Node 4
  93          *         101 = Node 5
  94          *         110 = Node 6
  95          *         111 = Node 7
  96          * [ 3: 3] Reserved
  97          * [ 5: 4] Destination Link ID
  98          *         00 = Link 0
  99          *         01 = Link 1
 100          *         10 = Link 2
 101          *         11 = Reserved
 102          * [ 6: 6] Reserved
 103          * [ 7: 7] Non-Posted
 104          *         0 = CPU writes may be posted
 105          *         1 = CPU writes must be non-posted
 106          * [31: 8] Memory-Mapped I/O Limit Address i (39-16)
 107          *         This field defines the upp adddress bits of a 40-bit address that
 108          *         defines the end of a memory-mapped I/O region n
 109          */
 110         PCI_ADDR(0, 0x18, 1, 0x84), 0x00000048, 0x00000000,
 111         PCI_ADDR(0, 0x18, 1, 0x8C), 0x00000048, 0x00000000,
 112         PCI_ADDR(0, 0x18, 1, 0x94), 0x00000048, 0x00000000,
 113         PCI_ADDR(0, 0x18, 1, 0x9C), 0x00000048, 0x00000000,
 114         PCI_ADDR(0, 0x18, 1, 0xA4), 0x00000048, 0x00000000,
 115         PCI_ADDR(0, 0x18, 1, 0xAC), 0x00000048, 0x00000000,
 116         PCI_ADDR(0, 0x18, 1, 0xB4), 0x00000048, 0x00000000,
 117         PCI_ADDR(0, 0x18, 1, 0xBC), 0x00000048, 0x00ffff00,
 118
 119         /* Memory-Mapped I/O Base i Registers
 120          * F1:0x80 i = 0
 121          * F1:0x88 i = 1
 122          * F1:0x90 i = 2
 123          * F1:0x98 i = 3
 124          * F1:0xA0 i = 4
 125          * F1:0xA8 i = 5
 126          * F1:0xB0 i = 6
 127          * F1:0xB8 i = 7
 128          * [ 0: 0] Read Enable
 129          *         0 = Reads disabled
 130          *         1 = Reads Enabled
 131          * [ 1: 1] Write Enable
 132          *         0 = Writes disabled
 133          *         1 = Writes Enabled
 134          * [ 2: 2] Cpu Disable
 135          *         0 = Cpu can use this I/O range
 136          *         1 = Cpu requests do not use this I/O range
 137          * [ 3: 3] Lock
 138          *         0 = base/limit registers i are read/write
 139          *         1 = base/limit registers i are read-only
 140          * [ 7: 4] Reserved
 141          * [31: 8] Memory-Mapped I/O Base Address i (39-16)
 142          *         This field defines the upper address bits of a 40bit address
 143          *         that defines the start of memory-mapped I/O region i
 144          */
 145         PCI_ADDR(0, 0x18, 1, 0x80), 0x000000f0, 0x00000000,
 146         PCI_ADDR(0, 0x18, 1, 0x88), 0x000000f0, 0x00000000,
 147         PCI_ADDR(0, 0x18, 1, 0x90), 0x000000f0, 0x00000000,
 148         PCI_ADDR(0, 0x18, 1, 0x98), 0x000000f0, 0x00000000,
 149         PCI_ADDR(0, 0x18, 1, 0xA0), 0x000000f0, 0x00000000,
 150         PCI_ADDR(0, 0x18, 1, 0xA8), 0x000000f0, 0x00000000,
 151         PCI_ADDR(0, 0x18, 1, 0xB0), 0x000000f0, 0x00000000,
 152         PCI_ADDR(0, 0x18, 1, 0xB8), 0x000000f0, 0x00fc0003,
 153
 154         /* PCI I/O Limit i Registers
 155          * F1:0xC4 i = 0
 156          * F1:0xCC i = 1
 157          * F1:0xD4 i = 2
 158          * F1:0xDC i = 3
 159          * [ 2: 0] Destination Node ID
 160          *         000 = Node 0
 161          *         001 = Node 1
 162          *         010 = Node 2
 163          *         011 = Node 3
 164          *         100 = Node 4
 165          *         101 = Node 5
 166          *         110 = Node 6
 167          *         111 = Node 7
 168          * [ 3: 3] Reserved
 169          * [ 5: 4] Destination Link ID
 170          *         00 = Link 0
 171          *         01 = Link 1
 172          *         10 = Link 2
 173          *         11 = reserved
 174          * [11: 6] Reserved
 175          * [24:12] PCI I/O Limit Address i
 176          *         This field defines the end of PCI I/O region n
 177          * [31:25] Reserved
 178          */
 179         PCI_ADDR(0, 0x18, 1, 0xC4), 0xFE000FC8, 0x01fff000,
 180         PCI_ADDR(0, 0x18, 1, 0xCC), 0xFE000FC8, 0x00000000,
 181         PCI_ADDR(0, 0x18, 1, 0xD4), 0xFE000FC8, 0x00000000,
 182         PCI_ADDR(0, 0x18, 1, 0xDC), 0xFE000FC8, 0x00000000,
 183
 184         /* PCI I/O Base i Registers
 185          * F1:0xC0 i = 0
 186          * F1:0xC8 i = 1
 187          * F1:0xD0 i = 2
 188          * F1:0xD8 i = 3
 189          * [ 0: 0] Read Enable
 190          *         0 = Reads Disabled
 191          *         1 = Reads Enabled
 192          * [ 1: 1] Write Enable
 193          *         0 = Writes Disabled
 194          *         1 = Writes Enabled
 195          * [ 3: 2] Reserved
 196          * [ 4: 4] VGA Enable
 197          *         0 = VGA matches Disabled
 198          *         1 = matches all address < 64K and where A[9:0] is in the
 199          *             range 3B0-3BB or 3C0-3DF independen of the base & limit registers
 200          * [ 5: 5] ISA Enable
 201          *         0 = ISA matches Disabled
 202          *         1 = Blocks address < 64K and in the last 768 bytes of eack 1K block
 203          *             from matching agains this base/limit pair
 204          * [11: 6] Reserved
 205          * [24:12] PCI I/O Base i
 206          *         This field defines the start of PCI I/O region n
 207          * [31:25] Reserved
 208          */
 209         PCI_ADDR(0, 0x18, 1, 0xC0), 0xFE000FCC, 0x00000003,
 210         PCI_ADDR(0, 0x18, 1, 0xC8), 0xFE000FCC, 0x00000000,
 211         PCI_ADDR(0, 0x18, 1, 0xD0), 0xFE000FCC, 0x00000000,
 212         PCI_ADDR(0, 0x18, 1, 0xD8), 0xFE000FCC, 0x00000000,
 213
 214         /* Config Base and Limit i Registers
 215          * F1:0xE0 i = 0
 216          * F1:0xE4 i = 1
 217          * F1:0xE8 i = 2
 218          * F1:0xEC i = 3
 219          * [ 0: 0] Read Enable
 220          *         0 = Reads Disabled
 221          *         1 = Reads Enabled
 222          * [ 1: 1] Write Enable
 223          *         0 = Writes Disabled
 224          *         1 = Writes Enabled
 225          * [ 2: 2] Device Number Compare Enable
 226          *         0 = The ranges are based on bus number
 227          *         1 = The ranges are ranges of devices on bus 0
 228          * [ 3: 3] Reserved
 229          * [ 6: 4] Destination Node
 230          *         000 = Node 0
 231          *         001 = Node 1
 232          *         010 = Node 2
 233          *         011 = Node 3
 234          *         100 = Node 4
 235          *         101 = Node 5
 236          *         110 = Node 6
 237          *         111 = Node 7
 238          * [ 7: 7] Reserved
 239          * [ 9: 8] Destination Link
 240          *         00 = Link 0
 241          *         01 = Link 1
 242          *         10 = Link 2
 243          *         11 - Reserved
 244          * [15:10] Reserved
 245          * [23:16] Bus Number Base i
 246          *         This field defines the lowest bus number in configuration region i
 247          * [31:24] Bus Number Limit i
 248          *         This field defines the highest bus number in configuration region i
 249          */
 250         PCI_ADDR(0, 0x18, 1, 0xE0), 0x0000FC88, 0xff000003,
 251         PCI_ADDR(0, 0x18, 1, 0xE4), 0x0000FC88, 0x00000000,
 252         PCI_ADDR(0, 0x18, 1, 0xE8), 0x0000FC88, 0x00000000,
 253         PCI_ADDR(0, 0x18, 1, 0xEC), 0x0000FC88, 0x00000000,
 254         };
 255         int max;
 256         max = ARRAY_SIZE(register_values);
 257         setup_resource_map(register_values, max);
 258 }