src/northbridge/amd/amdfam10/northbridge.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007 Advanced Micro Devices, Inc.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  18  */
  19
  20 #include <console/console.h>
  21 #include <arch/io.h>
  22 #include <stdint.h>
  23 #include <device/device.h>
  24 #include <device/pci.h>
  25 #include <device/pci_ids.h>
  26 #include <device/hypertransport.h>
  27 #include <stdlib.h>
  28 #include <string.h>
  29 #include <bitops.h>
  30 #include <cpu/cpu.h>
  31
  32 #include <cpu/x86/lapic.h>
  33
  34 #if CONFIG_LOGICAL_CPUS==1
  35 #include <cpu/amd/multicore.h>
  36 #include <pc80/mc146818rtc.h>
  37 #endif
  38
  39 #include "chip.h"
  40 #include "root_complex/chip.h"
  41 #include "northbridge.h"
  42
  43 #include "amdfam10.h"
  44
  45 #if CONFIG_HW_MEM_HOLE_SIZEK != 0
  46 #include <cpu/amd/model_10xxx_rev.h>
  47 #endif
  48
  49 #include <cpu/amd/amdfam10_sysconf.h>
  50
  51 struct amdfam10_sysconf_t sysconf;
  52
  53 #define FX_DEVS NODE_NUMS
  54 static device_t __f0_dev[FX_DEVS];
  55 static device_t __f1_dev[FX_DEVS];
  56 static device_t __f2_dev[FX_DEVS];
  57 static device_t __f4_dev[FX_DEVS];
  58 static unsigned fx_devs=0;
  59
  60 device_t get_node_pci(u32 nodeid, u32 fn)
  61 {
  62 #if NODE_NUMS == 64
  63         if(nodeid<32) {
  64                 return dev_find_slot(CONFIG_CBB, PCI_DEVFN(CONFIG_CDB + nodeid, fn));
  65         } else {
  66                 return dev_find_slot(CONFIG_CBB-1, PCI_DEVFN(CONFIG_CDB + nodeid - 32, fn));
  67         }
  68
  69 #else
  70         return dev_find_slot(CONFIG_CBB, PCI_DEVFN(CONFIG_CDB + nodeid, fn));
  71 #endif
  72 }
  73
  74 static void get_fx_devs(void)
  75 {
  76         int i;
  77         for(i = 0; i < FX_DEVS; i++) {
  78                 __f0_dev[i] = get_node_pci(i, 0);
  79                 __f1_dev[i] = get_node_pci(i, 1);
  80                 __f2_dev[i] = get_node_pci(i, 2);
  81                 __f4_dev[i] = get_node_pci(i, 4);
  82                 if (__f0_dev[i] != NULL && __f1_dev[i] != NULL)
  83                         fx_devs = i+1;
  84         }
  85         if (__f1_dev[0] == NULL || __f0_dev[0] == NULL || fx_devs == 0) {
  86                 die("Cannot find 0:0x18.[0|1]\n");
  87         }
  88 }
  89
  90 static u32 f1_read_config32(unsigned reg)
  91 {
  92         if (fx_devs == 0)
  93                 get_fx_devs();
  94         return pci_read_config32(__f1_dev[0], reg);
  95 }
  96
  97 static void f1_write_config32(unsigned reg, u32 value)
  98 {
  99         int i;
 100         if (fx_devs == 0)
 101                 get_fx_devs();
 102         for(i = 0; i < fx_devs; i++) {
 103                 device_t dev;
 104                 dev = __f1_dev[i];
 105                 if (dev && dev->enabled) {
 106                         pci_write_config32(dev, reg, value);
 107                 }
 108         }
 109 }
 110
 111 static u32 amdfam10_nodeid(device_t dev)
 112 {
 113 #if NODE_NUMS == 64
 114         unsigned busn;
 115         busn = dev->bus->secondary;
 116         if(busn != CONFIG_CBB) {
 117                 return (dev->path.pci.devfn >> 3) - CONFIG_CDB + 32;
 118         } else {
 119                 return (dev->path.pci.devfn >> 3) - CONFIG_CDB;
 120         }
 121
 122 #else
 123         return (dev->path.pci.devfn >> 3) - CONFIG_CDB;
 124 #endif
 125 }
 126
 127 #include "amdfam10_conf.c"
 128
 129 static void set_vga_enable_reg(u32 nodeid, u32 linkn)
 130 {
 131         u32 val;
 132
 133         val =  1 | (nodeid<<4) | (linkn<<12);
 134         /* it will routing (1)mmio  0xa0000:0xbffff (2) io 0x3b0:0x3bb,
 135          0x3c0:0x3df */
 136         f1_write_config32(0xf4, val);
 137
 138 }
 139
 140 static u32 amdfam10_scan_chain(device_t dev, u32 nodeid, struct bus *link, u32 link_num, u32 sblink,
 141                                 u32 max, u32 offset_unitid)
 142 {
 143 //      I want to put sb chain in bus 0 can I?
 144
 145
 146                 u32 link_type;
 147                 int i;
 148                 u32 ht_c_index;
 149                 u32 ht_unitid_base[4]; // here assume only 4 HT device on chain
 150                 u32 max_bus;
 151                 u32 min_bus;
 152                 u32 is_sublink1 = (link_num>3);
 153                 device_t devx;
 154                 u32 busses;
 155                 u32 segn = max>>8;
 156 #if CONFIG_SB_HT_CHAIN_ON_BUS0 > 1
 157                 u32 busn = max&0xff;
 158 #endif
 159                 u32 max_devfn;
 160
 161 #if CONFIG_HT3_SUPPORT==1
 162                 if(is_sublink1) {
 163                         u32 regpos;
 164                         u32 reg;
 165                         regpos = 0x170 + 4 * (link_num&3); // it is only on sublink0
 166                         reg = pci_read_config32(dev, regpos);
 167                         if(reg & 1) return max; // already ganged no sblink1
 168                         devx = get_node_pci(nodeid, 4);
 169                 } else
 170 #endif
 171                         devx = dev;
 172
 173
 174                 link->cap = 0x80 + ((link_num&3) *0x20);
 175                 do {
 176                         link_type = pci_read_config32(devx, link->cap + 0x18);
 177                 } while(link_type & ConnectionPending);
 178                 if (!(link_type & LinkConnected)) {
 179                         return max;
 180                 }
 181                 do {
 182                         link_type = pci_read_config32(devx, link->cap + 0x18);
 183                 } while(!(link_type & InitComplete));
 184                 if (!(link_type & NonCoherent)) {
 185                         return max;
 186                 }
 187                 /* See if there is an available configuration space mapping
 188                  * register in function 1.
 189                  */
 190                 ht_c_index = get_ht_c_index(nodeid, link_num, &sysconf);
 191
 192 #if CONFIG_EXT_CONF_SUPPORT == 0
 193                 if(ht_c_index>=4) return max;
 194 #endif
 195
 196                 /* Set up the primary, secondary and subordinate bus numbers.
 197                  * We have no idea how many busses are behind this bridge yet,
 198                  * so we set the subordinate bus number to 0xff for the moment.
 199                  */
 200 #if CONFIG_SB_HT_CHAIN_ON_BUS0 > 0
 201                 // first chain will on bus 0
 202                 if((nodeid == 0) && (sblink==link_num)) { // actually max is 0 here
 203                         min_bus = max;
 204                 }
 205         #if CONFIG_SB_HT_CHAIN_ON_BUS0 > 1
 206                 // second chain will be on 0x40, third 0x80, forth 0xc0
 207                 // i would refined that to  2, 3, 4 ==> 0, 0x, 40, 0x80, 0xc0
 208                 //                          >4 will use  more segments, We can have 16 segmment and every segment have 256 bus, For that case need the kernel support mmio pci config.
 209                 else {
 210                         min_bus = ((busn>>3) + 1) << 3; // one node can have 8 link and segn is the same
 211                 }
 212                 max = min_bus | (segn<<8);
 213         #else
 214                 //other ...
 215                 else {
 216                         min_bus = ++max;
 217                 }
 218         #endif
 219 #else
 220                 min_bus = ++max;
 221 #endif
 222                 max_bus = 0xfc | (segn<<8);
 223
 224                 link->secondary = min_bus;
 225                 link->subordinate = max_bus;
 226
 227                 /* Read the existing primary/secondary/subordinate bus
 228                  * number configuration.
 229                  */
 230                 busses = pci_read_config32(devx, link->cap + 0x14);
 231
 232                 /* Configure the bus numbers for this bridge: the configuration
 233                  * transactions will not be propagates by the bridge if it is
 234                  * not correctly configured
 235                  */
 236                 busses &= 0xffff00ff;
 237                 busses |= ((u32)(link->secondary) << 8);
 238                 pci_write_config32(devx, link->cap + 0x14, busses);
 239
 240
 241                 /* set the config map space */
 242
 243                 set_config_map_reg(nodeid, link_num, ht_c_index, link->secondary, link->subordinate, sysconf.segbit, sysconf.nodes);
 244
 245                 /* Now we can scan all of the subordinate busses i.e. the
 246                  * chain on the hypertranport link
 247                  */
 248                 for(i=0;i<4;i++) {
 249                         ht_unitid_base[i] = 0x20;
 250                 }
 251
 252                 //if ext conf is enabled, only need use 0x1f
 253                 if (min_bus == 0)
 254                         max_devfn = (0x17<<3) | 7;
 255                 else
 256                         max_devfn = (0x1f<<3) | 7;
 257
 258                 max = hypertransport_scan_chain(link, 0, max_devfn, max, ht_unitid_base, offset_unitid);
 259
 260                 /* We know the number of busses behind this bridge.  Set the
 261                  * subordinate bus number to it's real value
 262                  */
 263                 if(ht_c_index>3) { // clear the extend reg
 264                         clear_config_map_reg(nodeid, link_num, ht_c_index, (max+1)>>sysconf.segbit, (link->subordinate)>>sysconf.segbit, sysconf.nodes);
 265                 }
 266
 267                 link->subordinate = max;
 268                 set_config_map_reg(nodeid, link_num, ht_c_index, link->secondary, link->subordinate, sysconf.segbit, sysconf.nodes);
 269                 sysconf.ht_c_num++;
 270
 271                 {
 272                         // use ht_unitid_base to update hcdn_reg
 273                         u32 temp = 0;
 274                         for(i=0;i<4;i++) {
 275                                 temp |= (ht_unitid_base[i] & 0xff) << (i*8);
 276                         }
 277
 278                         sysconf.hcdn_reg[ht_c_index] = temp;
 279
 280                 }
 281         store_ht_c_conf_bus(nodeid, link_num, ht_c_index, link->secondary, link->subordinate, &sysconf);
 282         return max;
 283 }
 284
 285 static unsigned amdfam10_scan_chains(device_t dev, unsigned max)
 286 {
 287         unsigned nodeid;
 288         struct bus *link;
 289         unsigned sblink = sysconf.sblk;
 290         unsigned offset_unitid = 0;
 291
 292         nodeid = amdfam10_nodeid(dev);
 293
 294 // Put sb chain in bus 0
 295 #if CONFIG_SB_HT_CHAIN_ON_BUS0 > 0
 296         if(nodeid==0) {
 297         #if ((CONFIG_HT_CHAIN_UNITID_BASE != 1) || (CONFIG_HT_CHAIN_END_UNITID_BASE != 0x20))
 298                 offset_unitid = 1;
 299         #endif
 300                 for (link = dev->link_list; link; link = link->next)
 301                         if (link->link_num == sblink)
 302                                 max = amdfam10_scan_chain(dev, nodeid, link, sblink, sblink, max, offset_unitid ); // do sb ht chain at first, in case s2885 put sb chain (8131/8111) on link2, but put 8151 on link0
 303         }
 304 #endif
 305
 306 #if CONFIG_PCI_BUS_SEGN_BITS
 307         max = check_segn(dev, max, sysconf.nodes, &sysconf);
 308 #endif
 309
 310         for(link = dev->link_list; link; link = link->next) {
 311 #if CONFIG_SB_HT_CHAIN_ON_BUS0 > 0
 312                 if( (nodeid == 0) && (sblink == link->link_num) ) continue; //already done
 313 #endif
 314                 offset_unitid = 0;
 315                 #if ((CONFIG_HT_CHAIN_UNITID_BASE != 1) || (CONFIG_HT_CHAIN_END_UNITID_BASE != 0x20))
 316                         #if CONFIG_SB_HT_CHAIN_UNITID_OFFSET_ONLY == 1
 317                         if((nodeid == 0) && (sblink == link->link_num))
 318                         #endif
 319                                 offset_unitid = 1;
 320                 #endif
 321
 322                 max = amdfam10_scan_chain(dev, nodeid, link, link->link_num, sblink, max, offset_unitid);
 323         }
 324         return max;
 325 }
 326
 327
 328 static int reg_useable(unsigned reg, device_t goal_dev, unsigned goal_nodeid,
 329                         unsigned goal_link)
 330 {
 331         struct resource *res;
 332         unsigned nodeid, link = 0;
 333         int result;
 334         res = 0;
 335         for(nodeid = 0; !res && (nodeid < fx_devs); nodeid++) {
 336                 device_t dev;
 337                 dev = __f0_dev[nodeid];
 338                 if (!dev)
 339                         continue;
 340                 for(link = 0; !res && (link < 8); link++) {
 341                         res = probe_resource(dev, IOINDEX(0x1000 + reg, link));
 342                 }
 343         }
 344         result = 2;
 345         if (res) {
 346                 result = 0;
 347                 if (    (goal_link == (link - 1)) &&
 348                         (goal_nodeid == (nodeid - 1)) &&
 349                         (res->flags <= 1)) {
 350                         result = 1;
 351                 }
 352         }
 353         return result;
 354 }
 355
 356 static struct resource *amdfam10_find_iopair(device_t dev, unsigned nodeid, unsigned link)
 357 {
 358         struct resource *resource;
 359         u32 free_reg, reg;
 360         resource = 0;
 361         free_reg = 0;
 362         for(reg = 0xc0; reg <= 0xd8; reg += 0x8) {
 363                 int result;
 364                 result = reg_useable(reg, dev, nodeid, link);
 365                 if (result == 1) {
 366                         /* I have been allocated this one */
 367                         break;
 368                 }
 369                 else if (result > 1) {
 370                         /* I have a free register pair */
 371                         free_reg = reg;
 372                 }
 373         }
 374         if (reg > 0xd8) {
 375                 reg = free_reg; // if no free, the free_reg still be 0
 376         }
 377
 378         //Ext conf space
 379         if(!reg) {
 380                 //because of Extend conf space, we will never run out of reg, but we need one index to differ them. so same node and same link can have multi range
 381                 u32 index = get_io_addr_index(nodeid, link);
 382                 reg = 0x110+ (index<<24) + (4<<20); // index could be 0, 255
 383         }
 384
 385                 resource = new_resource(dev, IOINDEX(0x1000 + reg, link));
 386
 387         return resource;
 388 }
 389
 390 static struct resource *amdfam10_find_mempair(device_t dev, u32 nodeid, u32 link)
 391 {
 392         struct resource *resource;
 393         u32 free_reg, reg;
 394         resource = 0;
 395         free_reg = 0;
 396         for(reg = 0x80; reg <= 0xb8; reg += 0x8) {
 397                 int result;
 398                 result = reg_useable(reg, dev, nodeid, link);
 399                 if (result == 1) {
 400                         /* I have been allocated this one */
 401                         break;
 402                 }
 403                 else if (result > 1) {
 404                         /* I have a free register pair */
 405                         free_reg = reg;
 406                 }
 407         }
 408         if (reg > 0xb8) {
 409                 reg = free_reg;
 410         }
 411
 412         //Ext conf space
 413         if(!reg) {
 414                 //because of Extend conf space, we will never run out of reg,
 415                 // but we need one index to differ them. so same node and
 416                 // same link can have multi range
 417                 u32 index = get_mmio_addr_index(nodeid, link);
 418                 reg = 0x110+ (index<<24) + (6<<20); // index could be 0, 63
 419
 420         }
 421         resource = new_resource(dev, IOINDEX(0x1000 + reg, link));
 422         return resource;
 423 }
 424
 425
 426 static void amdfam10_link_read_bases(device_t dev, u32 nodeid, u32 link)
 427 {
 428         struct resource *resource;
 429
 430         /* Initialize the io space constraints on the current bus */
 431         resource = amdfam10_find_iopair(dev, nodeid, link);
 432         if (resource) {
 433                 u32 align;
 434 #if CONFIG_EXT_CONF_SUPPORT == 1
 435                 if((resource->index & 0x1fff) == 0x1110) { // ext
 436                         align = 8;
 437                 }
 438                 else
 439 #endif
 440                         align = log2(HT_IO_HOST_ALIGN);
 441                 resource->base  = 0;
 442                 resource->size  = 0;
 443                 resource->align = align;
 444                 resource->gran  = align;
 445                 resource->limit = 0xffffUL;
 446                 resource->flags = IORESOURCE_IO | IORESOURCE_BRIDGE;
 447         }
 448
 449         /* Initialize the prefetchable memory constraints on the current bus */
 450         resource = amdfam10_find_mempair(dev, nodeid, link);
 451         if (resource) {
 452                 resource->base = 0;
 453                 resource->size = 0;
 454                 resource->align = log2(HT_MEM_HOST_ALIGN);
 455                 resource->gran = log2(HT_MEM_HOST_ALIGN);
 456                 resource->limit = 0xffffffffffULL;
 457                 resource->flags = IORESOURCE_MEM | IORESOURCE_PREFETCH;
 458                 resource->flags |= IORESOURCE_BRIDGE;
 459
 460 #if CONFIG_EXT_CONF_SUPPORT == 1
 461                 if((resource->index & 0x1fff) == 0x1110) { // ext
 462                         normalize_resource(resource);
 463                 }
 464 #endif
 465
 466         }
 467
 468         /* Initialize the memory constraints on the current bus */
 469         resource = amdfam10_find_mempair(dev, nodeid, link);
 470         if (resource) {
 471                 resource->base = 0;
 472                 resource->size = 0;
 473                 resource->align = log2(HT_MEM_HOST_ALIGN);
 474                 resource->gran = log2(HT_MEM_HOST_ALIGN);
 475                 resource->limit = 0xffffffffffULL;
 476                 resource->flags = IORESOURCE_MEM | IORESOURCE_BRIDGE;
 477 #if CONFIG_EXT_CONF_SUPPORT == 1
 478                 if((resource->index & 0x1fff) == 0x1110) { // ext
 479                         normalize_resource(resource);
 480                 }
 481 #endif
 482         }
 483 }
 484
 485 static void amdfam10_read_resources(device_t dev)
 486 {
 487         u32 nodeid;
 488         struct bus *link;
 489         nodeid = amdfam10_nodeid(dev);
 490         for(link = dev->link_list; link; link = link->next) {
 491                 if (link->children) {
 492                         amdfam10_link_read_bases(dev, nodeid, link->link_num);
 493                 }
 494         }
 495 }
 496
 497 static void amdfam10_set_resource(device_t dev, struct resource *resource,
 498                                 u32 nodeid)
 499 {
 500         resource_t rbase, rend;
 501         unsigned reg, link_num;
 502         char buf[50];
 503
 504         /* Make certain the resource has actually been set */
 505         if (!(resource->flags & IORESOURCE_ASSIGNED)) {
 506                 return;
 507         }
 508
 509         /* If I have already stored this resource don't worry about it */
 510         if (resource->flags & IORESOURCE_STORED) {
 511                 return;
 512         }
 513
 514         /* Only handle PCI memory and IO resources */
 515         if (!(resource->flags & (IORESOURCE_MEM | IORESOURCE_IO)))
 516                 return;
 517
 518         /* Ensure I am actually looking at a resource of function 1 */
 519         if ((resource->index & 0xffff) < 0x1000) {
 520                 return;
 521         }
 522         /* Get the base address */
 523         rbase = resource->base;
 524
 525         /* Get the limit (rounded up) */
 526         rend  = resource_end(resource);
 527
 528         /* Get the register and link */
 529         reg  = resource->index & 0xfff; // 4k
 530         link_num = IOINDEX_LINK(resource->index);
 531
 532         if (resource->flags & IORESOURCE_IO) {
 533
 534                 set_io_addr_reg(dev, nodeid, link_num, reg, rbase>>8, rend>>8);
 535                 store_conf_io_addr(nodeid, link_num, reg, (resource->index >> 24), rbase>>8, rend>>8);
 536         }
 537         else if (resource->flags & IORESOURCE_MEM) {
 538                 set_mmio_addr_reg(nodeid, link_num, reg, (resource->index >>24), rbase>>8, rend>>8, sysconf.nodes) ;// [39:8]
 539                 store_conf_mmio_addr(nodeid, link_num, reg, (resource->index >>24), rbase>>8, rend>>8);
 540         }
 541         resource->flags |= IORESOURCE_STORED;
 542         sprintf(buf, " <node %x link %x>",
 543                 nodeid, link_num);
 544         report_resource_stored(dev, resource, buf);
 545 }
 546
 547 /**
 548  *
 549  * I tried to reuse the resource allocation code in amdfam10_set_resource()
 550  * but it is too diffcult to deal with the resource allocation magic.
 551  */
 552 #if CONFIG_CONSOLE_VGA_MULTI == 1
 553 extern device_t vga_pri;        // the primary vga device, defined in device.c
 554 #endif
 555
 556 static void amdfam10_create_vga_resource(device_t dev, unsigned nodeid)
 557 {
 558         struct bus *link;
 559
 560         /* find out which link the VGA card is connected,
 561          * we only deal with the 'first' vga card */
 562         for (link = dev->link_list; link; link = link->next) {
 563                 if (link->bridge_ctrl & PCI_BRIDGE_CTL_VGA) {
 564 #if CONFIG_CONSOLE_VGA_MULTI == 1
 565                         printk(BIOS_DEBUG, "VGA: vga_pri bus num = %d bus range [%d,%d]\n", vga_pri->bus->secondary,
 566                                 link->secondary,link->subordinate);
 567                         /* We need to make sure the vga_pri is under the link */
 568                         if((vga_pri->bus->secondary >= link->secondary ) &&
 569                                 (vga_pri->bus->secondary <= link->subordinate )
 570                         )
 571 #endif
 572                         break;
 573                 }
 574         }
 575
 576         /* no VGA card installed */
 577         if (link == NULL)
 578                 return;
 579
 580         printk(BIOS_DEBUG, "VGA: %s (aka node %d) link %d has VGA device\n", dev_path(dev), nodeid, link->link_num);
 581         set_vga_enable_reg(nodeid, link->link_num);
 582 }
 583
 584 static void amdfam10_set_resources(device_t dev)
 585 {
 586         unsigned nodeid;
 587         struct bus *bus;
 588         struct resource *res;
 589
 590         /* Find the nodeid */
 591         nodeid = amdfam10_nodeid(dev);
 592
 593         amdfam10_create_vga_resource(dev, nodeid);
 594
 595         /* Set each resource we have found */
 596         for(res = dev->resource_list; res; res = res->next) {
 597                 amdfam10_set_resource(dev, res, nodeid);
 598         }
 599
 600         for(bus = dev->link_list; bus; bus = bus->next) {
 601                 if (bus->children) {
 602                         assign_resources(bus);
 603                 }
 604         }
 605 }
 606
 607 static void amdfam10_enable_resources(device_t dev)
 608 {
 609         pci_dev_enable_resources(dev);
 610         enable_childrens_resources(dev);
 611 }
 612
 613 static void mcf0_control_init(struct device *dev)
 614 {
 615 }
 616
 617 static struct device_operations northbridge_operations = {
 618         .read_resources   = amdfam10_read_resources,
 619         .set_resources    = amdfam10_set_resources,
 620         .enable_resources = amdfam10_enable_resources,
 621         .init             = mcf0_control_init,
 622         .scan_bus         = amdfam10_scan_chains,
 623         .enable           = 0,
 624         .ops_pci          = 0,
 625 };
 626
 627
 628 static const struct pci_driver mcf0_driver __pci_driver = {
 629         .ops    = &northbridge_operations,
 630         .vendor = PCI_VENDOR_ID_AMD,
 631         .device = 0x1200,
 632 };
 633
 634 struct chip_operations northbridge_amd_amdfam10_ops = {
 635         CHIP_NAME("AMD FAM10 Northbridge")
 636         .enable_dev = 0,
 637 };
 638
 639 static void amdfam10_domain_read_resources(device_t dev)
 640 {
 641         unsigned reg;
 642
 643         /* Find the already assigned resource pairs */
 644         get_fx_devs();
 645         for(reg = 0x80; reg <= 0xd8; reg+= 0x08) {
 646                 u32 base, limit;
 647                 base  = f1_read_config32(reg);
 648                 limit = f1_read_config32(reg + 0x04);
 649                 /* Is this register allocated? */
 650                 if ((base & 3) != 0) {
 651                         unsigned nodeid, reg_link;
 652                         device_t reg_dev;
 653                         if(reg<0xc0) { // mmio
 654                                 nodeid = (limit & 0xf) + (base&0x30);
 655                         } else { // io
 656                                 nodeid =  (limit & 0xf) + ((base>>4)&0x30);
 657                         }
 658                         reg_link = (limit >> 4) & 7;
 659                         reg_dev = __f0_dev[nodeid];
 660                         if (reg_dev) {
 661                                 /* Reserve the resource  */
 662                                 struct resource *res;
 663                                 res = new_resource(reg_dev, IOINDEX(0x1000 + reg, reg_link));
 664                                 if (res) {
 665                                         res->flags = 1;
 666                                 }
 667                         }
 668                 }
 669         }
 670         /* FIXME: do we need to check extend conf space?
 671            I don't believe that much preset value */
 672
 673 #if CONFIG_PCI_64BIT_PREF_MEM == 0
 674         pci_domain_read_resources(dev);
 675 #else
 676         struct bus *link;
 677         struct resource *resource;
 678         for(link=dev->link_list; link; link = link->next) {
 679                 /* Initialize the system wide io space constraints */
 680                 resource = new_resource(dev, 0|(link->link_num<<2));
 681                 resource->base  = 0x400;
 682                 resource->limit = 0xffffUL;
 683                 resource->flags = IORESOURCE_IO;
 684
 685                 /* Initialize the system wide prefetchable memory resources constraints */
 686                 resource = new_resource(dev, 1|(link->link_num<<2));
 687                 resource->limit = 0xfcffffffffULL;
 688                 resource->flags = IORESOURCE_MEM | IORESOURCE_PREFETCH;
 689
 690                 /* Initialize the system wide memory resources constraints */
 691                 resource = new_resource(dev, 2|(link->link_num<<2));
 692                 resource->limit = 0xfcffffffffULL;
 693                 resource->flags = IORESOURCE_MEM;
 694         }
 695 #endif
 696 }
 697
 698 static void ram_resource(device_t dev, unsigned long index,
 699         resource_t basek, resource_t sizek)
 700 {
 701         struct resource *resource;
 702
 703         if (!sizek) {
 704                 return;
 705         }
 706         resource = new_resource(dev, index);
 707         resource->base = basek << 10;
 708         resource->size = sizek << 10;
 709         resource->flags =  IORESOURCE_MEM | IORESOURCE_CACHEABLE | \
 710                 IORESOURCE_FIXED | IORESOURCE_STORED | IORESOURCE_ASSIGNED;
 711 }
 712
 713 static void tolm_test(void *gp, struct device *dev, struct resource *new)
 714 {
 715         struct resource **best_p = gp;
 716         struct resource *best;
 717         best = *best_p;
 718         if (!best || (best->base > new->base)) {
 719                 best = new;
 720         }
 721         *best_p = best;
 722 }
 723
 724 static u32 find_pci_tolm(struct bus *bus, u32 tolm)
 725 {
 726         struct resource *min;
 727         min = 0;
 728         search_bus_resources(bus, IORESOURCE_MEM, IORESOURCE_MEM, tolm_test, &min);
 729         if (min && tolm > min->base) {
 730                 tolm = min->base;
 731         }
 732         return tolm;
 733 }
 734
 735 #if CONFIG_HW_MEM_HOLE_SIZEK != 0
 736
 737 struct hw_mem_hole_info {
 738         unsigned hole_startk;
 739         int node_id;
 740 };
 741
 742 static struct hw_mem_hole_info get_hw_mem_hole_info(void)
 743 {
 744                 struct hw_mem_hole_info mem_hole;
 745                 int i;
 746
 747                 mem_hole.hole_startk = CONFIG_HW_MEM_HOLE_SIZEK;
 748                 mem_hole.node_id = -1;
 749
 750                 for (i = 0; i < sysconf.nodes; i++) {
 751                         struct dram_base_mask_t d;
 752                         u32 hole;
 753                         d = get_dram_base_mask(i);
 754                         if(!(d.mask & 1)) continue; // no memory on this node
 755
 756                         hole = pci_read_config32(__f1_dev[i], 0xf0);
 757                         if(hole & 1) { // we find the hole
 758                                 mem_hole.hole_startk = (hole & (0xff<<24)) >> 10;
 759                                 mem_hole.node_id = i; // record the node No with hole
 760                                 break; // only one hole
 761                         }
 762                 }
 763
 764                 //We need to double check if there is speical set on base reg and limit reg are not continous instead of hole, it will find out it's hole_startk
 765                 if(mem_hole.node_id==-1) {
 766                         resource_t limitk_pri = 0;
 767                         for(i=0; i<sysconf.nodes; i++) {
 768                                 struct dram_base_mask_t d;
 769                                 resource_t base_k, limit_k;
 770                                 d = get_dram_base_mask(i);
 771                                 if(!(d.base & 1)) continue;
 772
 773                                 base_k = ((resource_t)(d.base & 0x1fffff00)) <<9;
 774                                 if(base_k > 4 *1024 * 1024) break; // don't need to go to check
 775                                 if(limitk_pri != base_k) { // we find the hole
 776                                         mem_hole.hole_startk = (unsigned)limitk_pri; // must beblow 4G
 777                                         mem_hole.node_id = i;
 778                                         break; //only one hole
 779                                 }
 780
 781                                 limit_k = ((resource_t)((d.mask + 0x00000100) & 0x1fffff00)) << 9;
 782                                 limitk_pri = limit_k;
 783                         }
 784                 }
 785                 return mem_hole;
 786 }
 787
 788 // WHY this check? CONFIG_AMDMCT is enabled on all Fam10 boards.
 789 // Does it make sense not to?
 790 #if CONFIG_AMDMCT == 0
 791 static void disable_hoist_memory(unsigned long hole_startk, int node_id)
 792 {
 793         int i;
 794         device_t dev;
 795         struct dram_base_mask_t d;
 796         u32 sel_m;
 797         u32 sel_hi_en;
 798         u32 hoist;
 799         u32 hole_sizek;
 800
 801         u32 one_DCT;
 802         struct sys_info *sysinfox = (struct sys_info *)((CONFIG_RAMTOP) - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE); // in RAM
 803         struct mem_info *meminfo;
 804         meminfo = &sysinfox->meminfo[node_id];
 805
 806         one_DCT = get_one_DCT(meminfo);
 807
 808         // 1. find which node has hole
 809         // 2. change limit in that node.
 810         // 3. change base and limit in later node
 811         // 4. clear that node f0
 812
 813         // if there is not mem hole enabled, we need to change it's base instead
 814
 815         hole_sizek = (4*1024*1024) - hole_startk;
 816
 817         for(i=NODE_NUMS-1;i>node_id;i--) {
 818
 819                 d = get_dram_base_mask(i);
 820
 821                 if(!(d.mask & 1)) continue;
 822
 823                 d.base -= (hole_sizek>>9);
 824                 d.mask -= (hole_sizek>>9);
 825                 set_dram_base_mask(i, d, sysconf.nodes);
 826
 827                 if(get_DctSelHiEn(i) & 1) {
 828                         sel_m = get_DctSelBaseAddr(i);
 829                         sel_m -= hole_startk>>10;
 830                         set_DctSelBaseAddr(i, sel_m);
 831                 }
 832         }
 833
 834         d = get_dram_base_mask(node_id);
 835         dev = __f1_dev[node_id];
 836         sel_hi_en = get_DctSelHiEn(node_id);
 837
 838         if(sel_hi_en & 1) {
 839                 sel_m = get_DctSelBaseAddr(node_id);
 840         }
 841         hoist = pci_read_config32(dev, 0xf0);
 842         if(hoist & 1) {
 843                 pci_write_config32(dev, 0xf0, 0);
 844                 d.mask -= (hole_sizek>>9);
 845                 set_dram_base_mask(node_id, d, sysconf.nodes);
 846                 if(one_DCT || (sel_m >= (hole_startk>>10))) {
 847                         if(sel_hi_en & 1) {
 848                                 sel_m -= hole_startk>>10;
 849                                 set_DctSelBaseAddr(node_id, sel_m);
 850                         }
 851                 }
 852                 if(sel_hi_en & 1) {
 853                         set_DctSelBaseOffset(node_id, 0);
 854                 }
 855         } else {
 856                 d.base -= (hole_sizek>>9);
 857                 d.mask -= (hole_sizek>>9);
 858                 set_dram_base_mask(node_id, d, sysconf.nodes);
 859
 860                 if(sel_hi_en & 1) {
 861                         sel_m -= hole_startk>>10;
 862                         set_DctSelBaseAddr(node_id, sel_m);
 863                 }
 864         }
 865
 866 }
 867 #endif
 868
 869 #endif
 870
 871 #if CONFIG_WRITE_HIGH_TABLES==1
 872 #define HIGH_TABLES_SIZE 64     // maximum size of high tables in KB
 873 extern uint64_t high_tables_base, high_tables_size;
 874 #endif
 875
 876 static void amdfam10_domain_set_resources(device_t dev)
 877 {
 878 #if CONFIG_PCI_64BIT_PREF_MEM == 1
 879         struct resource *io, *mem1, *mem2;
 880         struct resource *res;
 881 #endif
 882         unsigned long mmio_basek;
 883         u32 pci_tolm;
 884         int i, idx;
 885         struct bus *link;
 886 #if CONFIG_HW_MEM_HOLE_SIZEK != 0
 887         struct hw_mem_hole_info mem_hole;
 888         u32 reset_memhole = 1;
 889 #endif
 890
 891 #if CONFIG_PCI_64BIT_PREF_MEM == 1
 892
 893         for(link = dev->link_list; link; link = link->next) {
 894                 /* Now reallocate the pci resources memory with the
 895                  * highest addresses I can manage.
 896                  */
 897                 mem1 = find_resource(dev, 1|(link->link_num<<2));
 898                 mem2 = find_resource(dev, 2|(link->link_num<<2));
 899
 900                 printk(BIOS_DEBUG, "base1: 0x%08Lx limit1: 0x%08Lx size: 0x%08Lx align: %d\n",
 901                         mem1->base, mem1->limit, mem1->size, mem1->align);
 902                 printk(BIOS_DEBUG, "base2: 0x%08Lx limit2: 0x%08Lx size: 0x%08Lx align: %d\n",
 903                         mem2->base, mem2->limit, mem2->size, mem2->align);
 904
 905                 /* See if both resources have roughly the same limits */
 906                 if (((mem1->limit <= 0xffffffff) && (mem2->limit <= 0xffffffff)) ||
 907                         ((mem1->limit > 0xffffffff) && (mem2->limit > 0xffffffff)))
 908                 {
 909                         /* If so place the one with the most stringent alignment first
 910                          */
 911                         if (mem2->align > mem1->align) {
 912                                 struct resource *tmp;
 913                                 tmp = mem1;
 914                                 mem1 = mem2;
 915                                 mem2 = tmp;
 916                         }
 917                         /* Now place the memory as high up as it will go */
 918                         mem2->base = resource_max(mem2);
 919                         mem1->limit = mem2->base - 1;
 920                         mem1->base = resource_max(mem1);
 921                 }
 922                 else {
 923                         /* Place the resources as high up as they will go */
 924                         mem2->base = resource_max(mem2);
 925                         mem1->base = resource_max(mem1);
 926                 }
 927
 928                 printk(BIOS_DEBUG, "base1: 0x%08Lx limit1: 0x%08Lx size: 0x%08Lx align: %d\n",
 929                         mem1->base, mem1->limit, mem1->size, mem1->align);
 930                 printk(BIOS_DEBUG, "base2: 0x%08Lx limit2: 0x%08Lx size: 0x%08Lx align: %d\n",
 931                         mem2->base, mem2->limit, mem2->size, mem2->align);
 932         }
 933
 934         for(res = &dev->resource_list; res; res = res->next)
 935         {
 936                 res->flags |= IORESOURCE_ASSIGNED;
 937                 res->flags |= IORESOURCE_STORED;
 938                 report_resource_stored(dev, res, "");
 939         }
 940 #endif
 941
 942         pci_tolm = 0xffffffffUL;
 943         for(link = dev->link_list; link; link = link->next) {
 944                 pci_tolm = find_pci_tolm(link, pci_tolm);
 945         }
 946
 947         // FIXME handle interleaved nodes. If you fix this here, please fix
 948         // amdk8, too.
 949         mmio_basek = pci_tolm >> 10;
 950         /* Round mmio_basek to something the processor can support */
 951         mmio_basek &= ~((1 << 6) -1);
 952
 953         // FIXME improve mtrr.c so we don't use up all of the mtrrs with a 64M
 954         // MMIO hole. If you fix this here, please fix amdk8, too.
 955         /* Round the mmio hole to 64M */
 956         mmio_basek &= ~((64*1024) - 1);
 957
 958 #if CONFIG_HW_MEM_HOLE_SIZEK != 0
 959 /* if the hw mem hole is already set in raminit stage, here we will compare
 960  * mmio_basek and hole_basek. if mmio_basek is bigger that hole_basek and will
 961  * use hole_basek as mmio_basek and we don't need to reset hole.
 962  * otherwise We reset the hole to the mmio_basek
 963  */
 964
 965         mem_hole = get_hw_mem_hole_info();
 966
 967         // Use hole_basek as mmio_basek, and we don't need to reset hole anymore
 968         if ((mem_hole.node_id !=  -1) && (mmio_basek > mem_hole.hole_startk)) {
 969                 mmio_basek = mem_hole.hole_startk;
 970                 reset_memhole = 0;
 971         }
 972
 973         #if CONFIG_AMDMCT == 0
 974         //mmio_basek = 3*1024*1024; // for debug to meet boundary
 975
 976         if(reset_memhole) {
 977                 if(mem_hole.node_id!=-1) {
 978                 /* We need to select CONFIG_HW_MEM_HOLE_SIZEK for raminit, it can not
 979                     make hole_startk to some basek too!
 980                    We need to reset our Mem Hole, because We want more big HOLE
 981                     than we already set
 982                    Before that We need to disable mem hole at first, becase
 983                     memhole could already be set on i+1 instead
 984                  */
 985                         disable_hoist_memory(mem_hole.hole_startk, mem_hole.node_id);
 986                 }
 987
 988         #if CONFIG_HW_MEM_HOLE_SIZE_AUTO_INC == 1
 989                 // We need to double check if the mmio_basek is valid for hole
 990                 // setting, if it is equal to basek, we need to decrease it some
 991                 resource_t basek_pri;
 992                 for (i = 0; i < sysconf.nodes; i++) {
 993                         struct dram_base_mask_t d;
 994                         resource_t basek;
 995                         d = get_dram_base_mask(i);
 996
 997                         if(!(d.mask &1)) continue;
 998
 999                         basek = ((resource_t)(d.base & 0x1fffff00)) << 9;
1000                         if(mmio_basek == (u32)basek) {
1001                                 mmio_basek -= (uin32_t)(basek - basek_pri); // increase mem hole size to make sure it is on middle of pri node
1002                                 break;
1003                         }
1004                         basek_pri = basek;
1005                 }
1006         #endif
1007         }
1008         #endif
1009
1010
1011 #endif
1012
1013         idx = 0x10;
1014         for(i = 0; i < sysconf.nodes; i++) {
1015                 struct dram_base_mask_t d;
1016                 resource_t basek, limitk, sizek; // 4 1T
1017                 d = get_dram_base_mask(i);
1018
1019                 if(!(d.mask & 1)) continue;
1020                 basek = ((resource_t)(d.base & 0x1fffff00)) << 9; // could overflow, we may lost 6 bit here
1021                 limitk = ((resource_t)((d.mask + 0x00000100) & 0x1fffff00)) << 9 ;
1022                 sizek = limitk - basek;
1023
1024                 /* see if we need a hole from 0xa0000 to 0xbffff */
1025                 if ((basek < ((8*64)+(8*16))) && (sizek > ((8*64)+(16*16)))) {
1026                         ram_resource(dev, (idx | i), basek, ((8*64)+(8*16)) - basek);
1027                         idx += 0x10;
1028                         basek = (8*64)+(16*16);
1029                         sizek = limitk - ((8*64)+(16*16));
1030
1031                 }
1032
1033 //              printk(BIOS_DEBUG, "node %d : mmio_basek=%08x, basek=%08x, limitk=%08x\n", i, mmio_basek, basek, limitk);
1034
1035                 /* split the region to accomodate pci memory space */
1036                 if ( (basek < 4*1024*1024 ) && (limitk > mmio_basek) ) {
1037                         if (basek <= mmio_basek) {
1038                                 unsigned pre_sizek;
1039                                 pre_sizek = mmio_basek - basek;
1040                                 if(pre_sizek>0) {
1041                                         ram_resource(dev, (idx | i), basek, pre_sizek);
1042                                         idx += 0x10;
1043                                         sizek -= pre_sizek;
1044 #if CONFIG_WRITE_HIGH_TABLES==1
1045                                         if (high_tables_base==0) {
1046                                         /* Leave some space for ACPI, PIRQ and MP tables */
1047                                                 high_tables_base = (mmio_basek - HIGH_TABLES_SIZE) * 1024;
1048                                                 high_tables_size = HIGH_TABLES_SIZE * 1024;
1049                                                 printk(BIOS_DEBUG, " split: %dK table at =%08llx\n", HIGH_TABLES_SIZE,
1050                                                              high_tables_base);
1051                                         }
1052 #endif
1053                                 }
1054                                 #if CONFIG_AMDMCT == 0
1055                                 #if CONFIG_HW_MEM_HOLE_SIZEK != 0
1056                                 if(reset_memhole) {
1057                                         struct sys_info *sysinfox = (struct sys_info *)((CONFIG_RAMTOP) - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE); // in RAM
1058                                         struct mem_info *meminfo;
1059                                         meminfo = &sysinfox->meminfo[i];
1060                                         sizek += hoist_memory(mmio_basek,i, get_one_DCT(meminfo), sysconf.nodes);
1061                                 }
1062                                 #endif
1063                                 #endif
1064
1065                                 basek = mmio_basek;
1066                         }
1067                         if ((basek + sizek) <= 4*1024*1024) {
1068                                 sizek = 0;
1069                         }
1070                         else {
1071                                 basek = 4*1024*1024;
1072                                 sizek -= (4*1024*1024 - mmio_basek);
1073                         }
1074                 }
1075                 ram_resource(dev, (idx | i), basek, sizek);
1076                 idx += 0x10;
1077 #if CONFIG_WRITE_HIGH_TABLES==1
1078                 printk(BIOS_DEBUG, "%d: mmio_basek=%08lx, basek=%08llx, limitk=%08llx\n",
1079                              i, mmio_basek, basek, limitk);
1080                 if (high_tables_base==0) {
1081                 /* Leave some space for ACPI, PIRQ and MP tables */
1082                         high_tables_base = (limitk - HIGH_TABLES_SIZE) * 1024;
1083                         high_tables_size = HIGH_TABLES_SIZE * 1024;
1084                 }
1085 #endif
1086         }
1087
1088         for(link = dev->link_list; link; link = link->next) {
1089                 if (link->children) {
1090                         assign_resources(link);
1091                 }
1092         }
1093 }
1094
1095 static u32 amdfam10_domain_scan_bus(device_t dev, u32 max)
1096 {
1097         u32 reg;
1098         int i;
1099         struct bus *link;
1100         /* Unmap all of the HT chains */
1101         for(reg = 0xe0; reg <= 0xec; reg += 4) {
1102                 f1_write_config32(reg, 0);
1103         }
1104 #if CONFIG_EXT_CONF_SUPPORT == 1
1105         // all nodes
1106         for(i = 0; i< sysconf.nodes; i++) {
1107                 int index;
1108                 for(index = 0; index < 64; index++) {
1109                         pci_write_config32(__f1_dev[i], 0x110, index | (6<<28));
1110                         pci_write_config32(__f1_dev[i], 0x114, 0);
1111                 }
1112
1113         }
1114 #endif
1115
1116
1117         for(link = dev->link_list; link; link = link->next) {
1118                 max = pci_scan_bus(link, PCI_DEVFN(CONFIG_CDB, 0), 0xff, max);
1119         }
1120
1121         /* Tune the hypertransport transaction for best performance.
1122          * Including enabling relaxed ordering if it is safe.
1123          */
1124         get_fx_devs();
1125         for(i = 0; i < fx_devs; i++) {
1126                 device_t f0_dev;
1127                 f0_dev = __f0_dev[i];
1128                 if (f0_dev && f0_dev->enabled) {
1129                         u32 httc;
1130                         httc = pci_read_config32(f0_dev, HT_TRANSACTION_CONTROL);
1131                         httc &= ~HTTC_RSP_PASS_PW;
1132                         if (!dev->link_list->disable_relaxed_ordering) {
1133                                 httc |= HTTC_RSP_PASS_PW;
1134                         }
1135                         printk(BIOS_SPEW, "%s passpw: %s\n",
1136                                 dev_path(dev),
1137                                 (!dev->link_list->disable_relaxed_ordering)?
1138                                 "enabled":"disabled");
1139                         pci_write_config32(f0_dev, HT_TRANSACTION_CONTROL, httc);
1140                 }
1141         }
1142         return max;
1143 }
1144
1145 static struct device_operations pci_domain_ops = {
1146         .read_resources   = amdfam10_domain_read_resources,
1147         .set_resources    = amdfam10_domain_set_resources,
1148         .enable_resources = enable_childrens_resources,
1149         .init             = 0,
1150         .scan_bus         = amdfam10_domain_scan_bus,
1151 #if CONFIG_MMCONF_SUPPORT_DEFAULT
1152         .ops_pci_bus      = &pci_ops_mmconf,
1153 #else
1154         .ops_pci_bus      = &pci_cf8_conf1,
1155 #endif
1156 };
1157
1158 static void sysconf_init(device_t dev) // first node
1159 {
1160         sysconf.sblk = (pci_read_config32(dev, 0x64)>>8) & 7; // don't forget sublink1
1161         sysconf.segbit = 0;
1162         sysconf.ht_c_num = 0;
1163
1164         unsigned ht_c_index;
1165
1166         for(ht_c_index=0; ht_c_index<32; ht_c_index++) {
1167                 sysconf.ht_c_conf_bus[ht_c_index] = 0;
1168         }
1169
1170         sysconf.nodes = ((pci_read_config32(dev, 0x60)>>4) & 7) + 1;
1171 #if CONFIG_MAX_PHYSICAL_CPUS > 8
1172         sysconf.nodes += (((pci_read_config32(dev, 0x160)>>4) & 7)<<3);
1173 #endif
1174
1175         sysconf.enabled_apic_ext_id = 0;
1176         sysconf.lift_bsp_apicid = 0;
1177
1178         /* Find the bootstrap processors apicid */
1179         sysconf.bsp_apicid = lapicid();
1180         sysconf.apicid_offset = sysconf.bsp_apicid;
1181
1182 #if (CONFIG_ENABLE_APIC_EXT_ID == 1)
1183         if (pci_read_config32(dev, 0x68) & (HTTC_APIC_EXT_ID|HTTC_APIC_EXT_BRD_CST))
1184         {
1185                 sysconf.enabled_apic_ext_id = 1;
1186         }
1187         #if (CONFIG_APIC_ID_OFFSET>0)
1188         if(sysconf.enabled_apic_ext_id) {
1189                 if(sysconf.bsp_apicid == 0) {
1190                         /* bsp apic id is not changed */
1191                         sysconf.apicid_offset = CONFIG_APIC_ID_OFFSET;
1192                 } else {
1193                         sysconf.lift_bsp_apicid = 1;
1194                 }
1195         }
1196         #endif
1197 #endif
1198 }
1199
1200 static void add_more_links(device_t dev, unsigned total_links)
1201 {
1202         struct bus *link, *last = NULL;
1203         int link_num;
1204
1205         for (link = dev->link_list; link; link = link->next)
1206                 last = link;
1207
1208         if (last) {
1209                 int links = total_links - last->link_num;
1210                 link_num = last->link_num;
1211                 if (links > 0) {
1212                         link = malloc(links*sizeof(*link));
1213                         if (!link)
1214                                 die("Couldn't allocate more links!\n");
1215                         memset(link, 0, links*sizeof(*link));
1216                         last->next = link;
1217                 }
1218         }
1219         else {
1220                 link_num = -1;
1221                 link = malloc(total_links*sizeof(*link));
1222                 memset(link, 0, total_links*sizeof(*link));
1223                 dev->link_list = link;
1224         }
1225
1226         for (link_num = link_num + 1; link_num < total_links; link_num++) {
1227                 link->link_num = link_num;
1228                 link->dev = dev;
1229                 link->next = link + 1;
1230                 last = link;
1231                 link = link->next;
1232         }
1233         last->next = NULL;
1234 }
1235
1236 static u32 cpu_bus_scan(device_t dev, u32 max)
1237 {
1238         struct bus *cpu_bus;
1239         device_t dev_mc;
1240 #if CONFIG_CBB
1241         device_t pci_domain;
1242 #endif
1243         int i,j;
1244         int nodes;
1245         unsigned nb_cfg_54;
1246         unsigned siblings;
1247         int cores_found;
1248         int disable_siblings;
1249         unsigned ApicIdCoreIdSize;
1250
1251         nb_cfg_54 = 0;
1252         ApicIdCoreIdSize = (cpuid_ecx(0x80000008)>>12 & 0xf);
1253         if(ApicIdCoreIdSize) {
1254                 siblings = (1<<ApicIdCoreIdSize)-1;
1255         } else {
1256                 siblings = 3; //quad core
1257         }
1258
1259         disable_siblings = !CONFIG_LOGICAL_CPUS;
1260 #if CONFIG_LOGICAL_CPUS == 1
1261         get_option(&disable_siblings, "multi_core");
1262 #endif
1263
1264         // How can I get the nb_cfg_54 of every node's nb_cfg_54 in bsp???
1265         nb_cfg_54 = read_nb_cfg_54();
1266
1267 #if CONFIG_CBB
1268         dev_mc = dev_find_slot(0, PCI_DEVFN(CONFIG_CDB, 0)); //0x00
1269         if(dev_mc && dev_mc->bus) {
1270                 printk(BIOS_DEBUG, "%s found", dev_path(dev_mc));
1271                 pci_domain = dev_mc->bus->dev;
1272                 if(pci_domain && (pci_domain->path.type == DEVICE_PATH_PCI_DOMAIN)) {
1273                         printk(BIOS_DEBUG, "\n%s move to ",dev_path(dev_mc));
1274                         dev_mc->bus->secondary = CONFIG_CBB; // move to 0xff
1275                         printk(BIOS_DEBUG, "%s",dev_path(dev_mc));
1276
1277                 } else {
1278                         printk(BIOS_DEBUG, " but it is not under pci_domain directly ");
1279                 }
1280                 printk(BIOS_DEBUG, "\n");
1281         }
1282         dev_mc = dev_find_slot(CONFIG_CBB, PCI_DEVFN(CONFIG_CDB, 0));
1283         if(!dev_mc) {
1284                 dev_mc = dev_find_slot(0, PCI_DEVFN(0x18, 0));
1285                 if (dev_mc && dev_mc->bus) {
1286                         printk(BIOS_DEBUG, "%s found\n", dev_path(dev_mc));
1287                         pci_domain = dev_mc->bus->dev;
1288                         if(pci_domain && (pci_domain->path.type == DEVICE_PATH_PCI_DOMAIN)) {
1289                                 if((pci_domain->link_list) && (pci_domain->link_list->children == dev_mc)) {
1290                                         printk(BIOS_DEBUG, "%s move to ",dev_path(dev_mc));
1291                                         dev_mc->bus->secondary = CONFIG_CBB; // move to 0xff
1292                                         printk(BIOS_DEBUG, "%s\n",dev_path(dev_mc));
1293                                         while(dev_mc){
1294                                                 printk(BIOS_DEBUG, "%s move to ",dev_path(dev_mc));
1295                                                 dev_mc->path.pci.devfn -= PCI_DEVFN(0x18,0);
1296                                                 printk(BIOS_DEBUG, "%s\n",dev_path(dev_mc));
1297                                                 dev_mc = dev_mc->sibling;
1298                                         }
1299                                 }
1300                         }
1301                 }
1302         }
1303
1304 #endif
1305
1306         dev_mc = dev_find_slot(CONFIG_CBB, PCI_DEVFN(CONFIG_CDB, 0));
1307         if (!dev_mc) {
1308                 printk(BIOS_ERR, "%02x:%02x.0 not found", CONFIG_CBB, CONFIG_CDB);
1309                 die("");
1310         }
1311
1312         sysconf_init(dev_mc);
1313
1314         nodes = sysconf.nodes;
1315
1316 #if CONFIG_CBB && (NODE_NUMS > 32)
1317         if(nodes>32) { // need to put node 32 to node 63 to bus 0xfe
1318                 if(pci_domain->link_list && !pci_domain->link_list->next) {
1319                         struct bus *new_link = new_link(pci_domain);
1320                         pci_domain->link_list->next = new_link;
1321                         new_link->link_num = 1;
1322                         new_link->dev = pci_domain;
1323                         new_link->children = 0;
1324                         printk(BIOS_DEBUG, "%s links now 2\n", dev_path(pci_domain));
1325                 }
1326                 pci_domain->link_list->next->secondary = CONFIG_CBB - 1;
1327         }
1328 #endif
1329         /* Find which cpus are present */
1330         cpu_bus = dev->link_list;
1331         for(i = 0; i < nodes; i++) {
1332                 device_t cdb_dev, cpu;
1333                 struct device_path cpu_path;
1334                 unsigned busn, devn;
1335                 struct bus *pbus;
1336
1337                 busn = CONFIG_CBB;
1338                 devn = CONFIG_CDB+i;
1339                 pbus = dev_mc->bus;
1340 #if CONFIG_CBB && (NODE_NUMS > 32)
1341                 if(i>=32) {
1342                         busn--;
1343                         devn-=32;
1344                         pbus = pci_domain->link_list->next);
1345                 }
1346 #endif
1347
1348                 /* Find the cpu's pci device */
1349                 cdb_dev = dev_find_slot(busn, PCI_DEVFN(devn, 0));
1350                 if (!cdb_dev) {
1351                         /* If I am probing things in a weird order
1352                          * ensure all of the cpu's pci devices are found.
1353                          */
1354                         int fn;
1355                         for(fn = 0; fn <= 5; fn++) { //FBDIMM?
1356                                 cdb_dev = pci_probe_dev(NULL, pbus,
1357                                         PCI_DEVFN(devn, fn));
1358                         }
1359                         cdb_dev = dev_find_slot(busn, PCI_DEVFN(devn, 0));
1360                 }
1361                 if (cdb_dev) {
1362                         /* Ok, We need to set the links for that device.
1363                          * otherwise the device under it will not be scanned
1364                          */
1365                         int linknum;
1366 #if CONFIG_HT3_SUPPORT==1
1367                         linknum = 8;
1368 #else
1369                         linknum = 4;
1370 #endif
1371                         add_more_links(cdb_dev, linknum);
1372                 }
1373
1374                 cores_found = 0; // one core
1375                 cdb_dev = dev_find_slot(busn, PCI_DEVFN(devn, 3));
1376                 if (cdb_dev && cdb_dev->enabled) {
1377                         j = pci_read_config32(cdb_dev, 0xe8);
1378                         cores_found = (j >> 12) & 3; // dev is func 3
1379                         if (siblings > 3)
1380                                 cores_found |= (j >> 13) & 4;
1381                         printk(BIOS_DEBUG, "  %s siblings=%d\n", dev_path(cdb_dev), cores_found);
1382                 }
1383
1384                 u32 jj;
1385                 if(disable_siblings) {
1386                         jj = 0;
1387                 } else
1388                 {
1389                         jj = cores_found;
1390                 }
1391
1392                 for (j = 0; j <=jj; j++ ) {
1393
1394                         /* Build the cpu device path */
1395                         cpu_path.type = DEVICE_PATH_APIC;
1396                         cpu_path.apic.apic_id = i * (nb_cfg_54?(siblings+1):1) + j * (nb_cfg_54?1:64); // ?
1397
1398                         /* See if I can find the cpu */
1399                         cpu = find_dev_path(cpu_bus, &cpu_path);
1400
1401                         /* Enable the cpu if I have the processor */
1402                         if (cdb_dev && cdb_dev->enabled) {
1403                                 if (!cpu) {
1404                                         cpu = alloc_dev(cpu_bus, &cpu_path);
1405                                 }
1406                                 if (cpu) {
1407                                         cpu->enabled = 1;
1408                                 }
1409                         }
1410
1411                         /* Disable the cpu if I don't have the processor */
1412                         if (cpu && (!cdb_dev || !cdb_dev->enabled)) {
1413                                 cpu->enabled = 0;
1414                         }
1415
1416                         /* Report what I have done */
1417                         if (cpu) {
1418                                 cpu->path.apic.node_id = i;
1419                                 cpu->path.apic.core_id = j;
1420         #if (CONFIG_ENABLE_APIC_EXT_ID == 1) && (CONFIG_APIC_ID_OFFSET>0)
1421                                 if(sysconf.enabled_apic_ext_id) {
1422                                         if(sysconf.lift_bsp_apicid) {
1423                                                 cpu->path.apic.apic_id += sysconf.apicid_offset;
1424                                         } else
1425                                         {
1426                                                 if (cpu->path.apic.apic_id != 0)
1427                                                         cpu->path.apic.apic_id += sysconf.apicid_offset;
1428                                         }
1429                                 }
1430         #endif
1431                                 printk(BIOS_DEBUG, "CPU: %s %s\n",
1432                                         dev_path(cpu), cpu->enabled?"enabled":"disabled");
1433                         }
1434
1435                 } //j
1436         }
1437         return max;
1438 }
1439
1440 static void cpu_bus_init(device_t dev)
1441 {
1442         initialize_cpus(dev->link_list);
1443 }
1444
1445 static void cpu_bus_noop(device_t dev)
1446 {
1447 }
1448
1449 static struct device_operations cpu_bus_ops = {
1450         .read_resources   = cpu_bus_noop,
1451         .set_resources    = cpu_bus_noop,
1452         .enable_resources = cpu_bus_noop,
1453         .init             = cpu_bus_init,
1454         .scan_bus         = cpu_bus_scan,
1455 };
1456
1457 static void root_complex_enable_dev(struct device *dev)
1458 {
1459         /* Set the operations if it is a special bus type */
1460         if (dev->path.type == DEVICE_PATH_PCI_DOMAIN) {
1461                 dev->ops = &pci_domain_ops;
1462         }
1463         else if (dev->path.type == DEVICE_PATH_APIC_CLUSTER) {
1464                 dev->ops = &cpu_bus_ops;
1465         }
1466 }
1467
1468 struct chip_operations northbridge_amd_amdfam10_root_complex_ops = {
1469         CHIP_NAME("AMD FAM10 Root Complex")
1470         .enable_dev = root_complex_enable_dev,
1471 };