src/mainboard/via/epia-m700/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2009 One Laptop per Child, Association, Inc.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  18  */
  19
  20 /*
  21  * Part of this file is from cx700 port, part of is from cn700 port,
  22  * and acpi_is_wakeup_early_via_VX800() is part of Rudolf's S3 patch.
  23  */
  24
  25 #define RAMINIT_SYSINFO 1
  26 #define CACHE_AS_RAM_ADDRESS_DEBUG 0
  27
  28 #include <stdint.h>
  29 #include <device/pci_def.h>
  30 #include <device/pci_ids.h>
  31 #include <arch/io.h>
  32 #include <device/pnp_def.h>
  33 #include <arch/romcc_io.h>
  34 #include <arch/hlt.h>
  35 #include "pc80/serial.c"
  36 #include "console/console.c"
  37 #include "lib/ramtest.c"
  38 #include "northbridge/via/vx800/vx800.h"
  39 #include "cpu/x86/mtrr/earlymtrr.c"
  40 #include "cpu/x86/bist.h"
  41 #include "pc80/udelay_io.c"
  42 #include "lib/delay.c"
  43 #include <string.h>
  44
  45 /* This file contains the board-special SI value for raminit.c. */
  46 #include "driving_clk_phase_data.c"
  47
  48 #include "northbridge/via/vx800/raminit.h"
  49 #include "northbridge/via/vx800/raminit.c"
  50
  51 #include "wakeup.h"
  52
  53 #include "superio/winbond/w83697hf/w83697hf_early_serial.c"
  54
  55 #define SERIAL_DEV PNP_DEV(0x2e, W83697HF_SP1)
  56
  57 /*
  58  * This acpi_is_wakeup_early_via_VX800 is from Rudolf's patch on the list:
  59  * http://www.coreboot.org/pipermail/coreboot/2008-January/028787.html.
  60  */
  61 static int acpi_is_wakeup_early_via_vx800(void)
  62 {
  63         device_t dev;
  64         u16 tmp, result;
  65
  66         print_debug("In acpi_is_wakeup_early_via_vx800\n");
  67         /* Power management controller */
  68         dev = pci_locate_device(PCI_ID(PCI_VENDOR_ID_VIA,
  69                                        PCI_DEVICE_ID_VIA_VX855_LPC), 0);
  70
  71         if (dev == PCI_DEV_INVALID)
  72                 die("Power management controller not found\n");
  73
  74         /* Set ACPI base address to I/O VX800_ACPI_IO_BASE. */
  75         pci_write_config16(dev, 0x88, VX800_ACPI_IO_BASE | 0x1);
  76
  77         /* Enable ACPI accessm RTC signal gated with PSON. */
  78         pci_write_config8(dev, 0x81, 0x84);
  79
  80         tmp = inw(VX800_ACPI_IO_BASE + 0x04);
  81         result = ((tmp & (7 << 10)) >> 10) == 1 ? 3 : 0;
  82         print_debug("         boot_mode=");
  83         print_debug_hex16(result);
  84         print_debug("\n");
  85         return result;
  86 }
  87
  88 static inline int spd_read_byte(unsigned device, unsigned address)
  89 {
  90         return smbus_read_byte(device, address);
  91 }
  92
  93 /* All content of this function came from the cx700 port of coreboot. */
  94 static void enable_mainboard_devices(void)
  95 {
  96         device_t dev;
  97 #if 0
  98         /*
  99          * Add and close this switch, since some line cause error, some
 100          * written at elsewhere (stage1 stage2).
 101          */
 102         u8 regdata;
 103         dev = pci_locate_device(PCI_ID(PCI_VENDOR_ID_VIA,
 104                                        PCI_DEVICE_ID_VIA_VX855_LPC), 0);
 105
 106         /* Disable GP3. */
 107         pci_write_config8(dev, 0x98, 0x00);
 108
 109         pci_write_config8(dev, 0x50, 0x80);     /* Disable mc97. */
 110
 111         /*
 112          * Martin: Disable internal KBC configuration.
 113          *
 114          * Internal Config is needed to decide which key can be pressed to
 115          * resume from s3.
 116          */
 117         pci_write_config8(dev, 0x51, 0x2d);
 118
 119         /* This causes irq0 can not be triggerd, since bit 5 was set to 0. */
 120         /* pci_write_config8(dev, 0x58, 0x42); */
 121
 122         /* These writing may... TODO */
 123         regdata = pci_read_config8(dev, 0x58);
 124         regdata |= 0x41;
 125         pci_write_config8(dev, 0x58, regdata);
 126         pci_write_config8(dev, 0x59, 0x80);
 127         pci_write_config8(dev, 0x5b, 0x01);
 128 #endif
 129
 130         print_debug("In enable_mainboard_devices \n");
 131
 132         /* Enable P2P Bridge Header for external PCI bus. */
 133         dev = pci_locate_device(PCI_ID(0x1106, 0xa353), 0);
 134         pci_write_config8(dev, 0x4f, 0x41);
 135
 136         /*
 137          * "5324" already is the default value of the PCI IDE device, cancel
 138          * this PCI write.
 139          *
 140          * [william 20080124]: Fix bug that can not boot Ubuntu at the
 141          * beginning time.
 142          */
 143 #if 0
 144         dev = 0;
 145         dev = pci_locate_device(PCI_ID(0x1106, PCI_DEVICE_ID_VIA_VX855_IDE), 0);
 146
 147         uint16_t values;
 148         values = pci_read_config16(dev, 0xBA);
 149         values &= ~0xffff;
 150         values |= 0x5324;
 151         pci_write_config16(dev, 0xBA, values);
 152 #endif
 153 }
 154
 155 /*
 156  * Most content of this function came from the cx700 port of coreboot.
 157  * Turn on the shadow of E-seg.
 158  */
 159 static void enable_shadow_ram(void)
 160 {
 161         uint8_t shadowreg;
 162
 163         /*
 164          * Changed the value from 0x2a to 0x3f. "read only" may block "write"?
 165          * and maybe in C-seg "write" will be needed?
 166          */
 167         pci_write_config8(PCI_DEV(0, 0, 3), 0x80, 0xff);
 168
 169         /* 0xf0000-0xfffff - ACPI tables */
 170         shadowreg = pci_read_config8(PCI_DEV(0, 0, 3), 0x83);
 171         shadowreg |= 0x30;
 172         pci_write_config8(PCI_DEV(0, 0, 3), 0x83, shadowreg);
 173
 174         /* 0xe0000-0xeffff - elfload? */
 175         /*
 176          * In s3 resume process, wakeup.c, I use E-seg to hold the code
 177          * (which can not locate in the area to be covered) that will copy
 178          * 0-A-seg and F-seg from TOP-mem back to their normal location.
 179          */
 180         pci_write_config8(PCI_DEV(0, 0, 3), 0x82, 0xff);
 181
 182 #if 0
 183         /* Enable shadow RAM as normal DRAM */
 184         /* 0xc0000-0xcffff - VGA BIOS */
 185         pci_write_config8(PCI_DEV(0, 0, 3), 0x80, 0x2a);
 186         pci_write_config8(PCI_DEV(0, 0, 7), 0x61, 0x00);
 187         /* 0xd0000-0xdffff - ?? */
 188         /* pci_write_config8(PCI_DEV(0, 0, 3), 0x81, 0xff); */
 189         /* pci_write_config8(PCI_DEV(0, 0, 7), 0x62, 0xff); */
 190
 191         /* Do it again for the vlink controller. */
 192         shadowreg = pci_read_config8(PCI_DEV(0, 0, 7), 0x63);
 193         shadowreg |= 0x30;
 194         pci_write_config8(PCI_DEV(0, 0, 7), 0x63, shadowreg);
 195 #endif
 196 }
 197
 198 /*
 199  * Added this table 2008-11-28.
 200  * This table contains the value needed to be set before begin to init DRAM.
 201  * Note: REV_Bx should be checked for changes when porting a new board!
 202  */
 203 static const struct VIA_PCI_REG_INIT_TABLE mNbStage1InitTbl[] = {
 204         /* VT3409 no PCI-E */
 205         { 0x00, 0xFF, NB_APIC_REG(0x61), 0xFF, 0x0E },  // Set Exxxxxxx as pcie mmio config range
 206         { 0x00, 0xFF, NB_APIC_REG(0x60), 0xF4, 0x0B },  // Support extended cfg address of pcie
 207         // { 0x00, 0xFF, NB_APIC_REG(0x42), 0xF9, 0x02 }, // APIC Interrupt((BT_INTR)) Control
 208         // Set ROMSIP value by software
 209
 210         /*
 211         { 0x00, 0xFF, NB_HOST_REG(0x70), 0x77, 0x33 }, // 2x Host Adr Strobe/Pad Pullup Driving = 3
 212         { 0x00, 0xFF, NB_HOST_REG(0x71), 0x77, 0x33 }, // 2x Host Adr Strobe/Pad Pulldown Driving = 3
 213         { 0x00, 0xFF, NB_HOST_REG(0x72), 0x77, 0x33 }, // 4x Host Dat Strobe/Pad Pullup Driving = 3
 214         { 0x00, 0xFF, NB_HOST_REG(0x73), 0x77, 0x33 }, // 4x Host Dat Strobe/Pad Pulldown Driving = 3
 215         { 0x00, 0xFF, NB_HOST_REG(0x74), 0xFF, 0x21 }, // Memory I/F timing ctrl
 216         { 0x00, 0xFF, NB_HOST_REG(0x74), 0xFF, 0xE1 }, // Memory I/F timing ctrl
 217         { 0x00, 0xFF, NB_HOST_REG(0x75), 0xFF, 0x18 }, // AGTL+ I/O Circuit
 218         { 0x00, 0xFF, NB_HOST_REG(0x76), 0xFB, 0x0C }, // AGTL+ Compensation Status
 219         { 0x00, 0xFF, NB_HOST_REG(0x78), 0xFF, 0x33 }, // 2X AGTL+ Auto Compensation Offset
 220         { 0x00, 0xFF, NB_HOST_REG(0x79), 0xFF, 0x33 }, // 4X AGTL+ Auto Compensation Offset
 221         { 0x00, 0xFF, NB_HOST_REG(0x7A), 0x3F, 0x72 }, // AGTL Compensation Status
 222         { 0x00, 0xFF, NB_HOST_REG(0x7A), 0x3F, 0x77 }, // AGTL Compensation Status
 223         { 0x00, 0xFF, NB_HOST_REG(0x7B), 0xFF, 0x44 }, // Input Host Address / Host Strobe Delay Control for HA Group
 224         { 0x00, 0xFF, NB_HOST_REG(0x7B), 0xFF, 0x22 }, // Input Host Address / Host Strobe Delay Control for HA Group
 225         { 0x00, 0xFF, NB_HOST_REG(0x7C), 0xFF, 0x00 }, // Output Delay Control of PAD for HA Group
 226         { 0x00, 0xFF, NB_HOST_REG(0x7D), 0xFF, 0xAA }, // Host Address / Address Clock Output Delay Control (Only for P4 Bus)
 227         { 0x00, 0xFF, NB_HOST_REG(0x7E), 0xFF, 0x10 }, // Host Address CKG Rising / Falling Time Control (Only for P4 Bus)
 228         { 0x00, 0xFF, NB_HOST_REG(0x7E), 0xFF, 0x40 }, // Host Address CKG Rising / Falling Time Control (Only for P4 Bus)
 229         { 0x00, 0xFF, NB_HOST_REG(0x7F), 0xFF, 0x10 }, // Host Address CKG Rising / Falling Time Control (Only for P4 Bus)
 230         { 0x00, 0xFF, NB_HOST_REG(0x7F), 0xFF, 0x40 }, // Host Address CKG Rising / Falling Time Control (Only for P4 Bus)
 231         { 0x00, 0xFF, NB_HOST_REG(0x80), 0x3F, 0x44 }, // Host Data Receiving Strobe Delay Ctrl 1
 232         { 0x00, 0xFF, NB_HOST_REG(0x81), 0xFF, 0x44 }, // Host Data Receiving Strobe Delay Ctrl 2
 233         { 0x00, 0xFF, NB_HOST_REG(0x82), 0xFF, 0x00 }, // Output Delay of PAD for HDSTB
 234         { 0x00, 0xFF, NB_HOST_REG(0x83), 0xFF, 0x00 }, // Output Delay of PAD for HD
 235         { 0x00, 0xFF, NB_HOST_REG(0x84), 0xFF, 0x44 }, // Host Data / Strobe CKG Control (Group 0)
 236         { 0x00, 0xFF, NB_HOST_REG(0x85), 0xFF, 0x44 }, // Host Data / Strobe CKG Control (Group 1)
 237         { 0x00, 0xFF, NB_HOST_REG(0x86), 0xFF, 0x44 }, // Host Data / Strobe CKG Control (Group 2)
 238         { 0x00, 0xFF, NB_HOST_REG(0x87), 0xFF, 0x44 }, // Host Data / Strobe CKG Control (Group 3)
 239         */
 240
 241         // CPU Host Bus Control
 242         { 0x00, 0xFF, NB_HOST_REG(0x50), 0x1F, 0x08 },  // Request phase ctrl: Dynamic Defer Snoop Stall Count = 8
 243         // { 0x00, 0xFF, NB_HOST_REG(0x51), 0xFF, 0x7F },       // CPU I/F Ctrl-1: Disable Fast DRDY and RAW
 244         { 0x00, 0xFF, NB_HOST_REG(0x51), 0xFF, 0x7C },  // CPU I/F Ctrl-1: Disable Fast DRDY and RAW
 245         { 0x00, 0xFF, NB_HOST_REG(0x52), 0xCB, 0xCB },  // CPU I/F Ctrl-2: Enable all for performance
 246         // { 0x00, 0xFF, NB_HOST_REG(0x53), 0xFF, 0x88 },       // Arbitration: Host/Master Occupancy timer = 8*4 HCLK
 247         { 0x00, 0xFF, NB_HOST_REG(0x53), 0xFF, 0x44 },  // Arbitration: Host/Master Occupancy timer = 4*4 HCLK
 248         { 0x00, 0xFF, NB_HOST_REG(0x54), 0x1E, 0x1C },  // Misc Ctrl: Enable 8QW burst Mem Access
 249         // { 0x00, 0xFF, NB_HOST_REG(0x55), 0x06, 0x06 },       // Miscellaneous Control 2
 250         { 0x00, 0xFF, NB_HOST_REG(0x55), 0x06, 0x04 },  // Miscellaneous Control 2
 251         { 0x00, 0xFF, NB_HOST_REG(0x56), 0xF7, 0x63 },  // Write Policy 1
 252         // { 0x00, 0xFF, NB_HOST_REG(0x59), 0x3D, 0x01 },       // CPU Miscellaneous Control 1, enable Lowest-Priority IPL
 253         // { 0x00, 0xFF, NB_HOST_REG(0x5c), 0xFF, 0x00 },       // CPU Miscellaneous Control 2
 254         { 0x00, 0xFF, NB_HOST_REG(0x5D), 0xFF, 0xA2 },  // Write Policy
 255         { 0x00, 0xFF, NB_HOST_REG(0x5E), 0xFF, 0x88 },  // Bandwidth Timer
 256         { 0x00, 0xFF, NB_HOST_REG(0x5F), 0x46, 0x46 },  // CPU Misc Ctrl
 257         // { 0x00, 0xFF, NB_HOST_REG(0x90), 0xFF, 0x0B },       // CPU Miscellaneous Control 3
 258         // { 0x00, 0xFF, NB_HOST_REG(0x96), 0x0B, 0x0B },       // CPU Miscellaneous Control 2
 259         { 0x00, 0xFF, NB_HOST_REG(0x96), 0x0B, 0x0A },  // CPU Miscellaneous Control 2
 260         { 0x00, 0xFF, NB_HOST_REG(0x98), 0xC1, 0x41 },  // CPU Miscellaneous Control 3
 261         { 0x00, 0xFF, NB_HOST_REG(0x99), 0x0E, 0x06 },  // CPU Miscellaneous Control 4
 262
 263         // Set APIC and SMRAM
 264         { 0x00, 0xFF, NB_HOST_REG(0x97), 0xFF, 0x00 },  // APIC Related Control
 265         { 0x00, 0xFF, NB_DRAMC_REG(0x86), 0xD6, 0x29 }, // SMM and APIC Decoding: enable APIC, MSI and SMRAM A-Seg
 266         { 0x00, 0xFF, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00 }      // End of the table
 267 };
 268
 269 #define USE_VCP     1           /* 0 means "use DVP". */
 270 #define USE_COM1    1
 271 #define USE_COM2    0
 272
 273 #define gCom1Base   0x3f8
 274 #define gCom2Base   0x2f8
 275
 276 void EmbedComInit(void)
 277 {
 278         u8 ByteVal;
 279         u16 ComBase;
 280
 281         /* Enable NB multiple function control. */
 282         ByteVal = pci_read_config8(PCI_DEV(0, 0, 0), 0x4f);
 283         ByteVal = ByteVal | 0x01;
 284         pci_write_config8(PCI_DEV(0, 0, 0), 0x4f, ByteVal);
 285
 286         /* VGA enable. */
 287         ByteVal = pci_read_config8(PCI_DEV(0, 0, 3), 0xA1);
 288         ByteVal = ByteVal | 0x80;
 289         pci_write_config8(PCI_DEV(0, 0, 3), 0xA1, ByteVal);
 290
 291         ByteVal = pci_read_config8(PCI_DEV(0, 0, 3), 0xA7);
 292         ByteVal = ByteVal | 0x08;
 293         pci_write_config8(PCI_DEV(0, 0, 3), 0xA7, ByteVal);
 294
 295         /* Enable P2P IO/mem. */
 296         ByteVal = pci_read_config8(PCI_DEV(0, 1, 0), 0x4);
 297         ByteVal = ByteVal | 0x07;
 298         pci_write_config8(PCI_DEV(0, 1, 0), 0x4, ByteVal);
 299
 300         /* Turn on graphic chip I/O port port access. */
 301         ByteVal = inb(0x3C3);
 302         ByteVal = ByteVal | 0x01;
 303         outb(ByteVal, 0x3C3);
 304
 305         /* Turn off graphic chip register protection. */
 306         outb(0x10, 0x3C4);
 307         ByteVal = inb(0x3C5);
 308         ByteVal = ByteVal | 0x01;
 309         outb(ByteVal, 0x3C5);
 310
 311         /* South module pad share enable 0x3C5.78[7]. */
 312         outb(0x78, 0x3C4);
 313         ByteVal = inb(0x3C5);
 314         ByteVal = ByteVal | 0x80;
 315         outb(ByteVal, 0x3C5);
 316
 317         /* Enable UART function multiplex with DVP or VCP pad D17F0Rx46[7,6]. */
 318         ByteVal = pci_read_config8(PCI_DEV(0, 17, 0), 0x46);
 319         if (USE_VCP == 1)
 320                 ByteVal = (ByteVal & 0x3F) | 0x40; /* Multiplex with VCP. */
 321         else
 322                 ByteVal = (ByteVal & 0x3F) | 0xC0; /* Multiplex with DVP. */
 323         pci_write_config8(PCI_DEV(0, 17, 0), 0x46, ByteVal);
 324
 325         /* Enable embedded COM1 and COM2 D17F0RxB0[5,4]. */
 326         ByteVal = pci_read_config8(PCI_DEV(0, 17, 0), 0xB0);
 327         ByteVal = ByteVal & 0xcf;
 328         /* Multiplex with VCP. */
 329         if (USE_COM1 == 1)
 330                 ByteVal = ByteVal | 0x10;
 331         if (USE_COM2 == 1)
 332                 ByteVal = ByteVal | 0x20;
 333         pci_write_config8(PCI_DEV(0, 17, 0), 0xB0, ByteVal);
 334
 335         if (USE_COM1 == 1)
 336                 ComBase = gCom1Base;
 337         else
 338                 ComBase = gCom2Base;
 339
 340 //noharddrive
 341
 342         /* Set embedded COM1 I/O base = 0x3E8 (D17F0RB4, ByteVal = 0xFD) */
 343         if (USE_COM1 == 1) {
 344                 ByteVal = (u8) ((gCom1Base >> 3) | 0x80);
 345                 pci_write_config8(PCI_DEV(0, 17, 0), 0xB4, ByteVal);
 346                 ByteVal = pci_read_config8(PCI_DEV(0, 17, 0), 0xb2);
 347                 ByteVal = (ByteVal & 0xf0) | 0x04;
 348                 pci_write_config8(PCI_DEV(0, 17, 0), 0xB2, ByteVal);
 349         }
 350
 351         /* Set embedded COM2 I/O base = 0x2E8 (D17F0RB5, ByteVal = 0xDD). */
 352         if (USE_COM2 == 1) {
 353                 ByteVal = (u8) ((gCom2Base >> 3) | 0x80);
 354                 pci_write_config8(PCI_DEV(0, 17, 0), 0xB5, ByteVal);
 355                 ByteVal = pci_read_config8(PCI_DEV(0, 17, 0), 0xb2);
 356                 ByteVal = (ByteVal & 0x0f) | 0x30;
 357                 pci_write_config8(PCI_DEV(0, 17, 0), 0xB2, ByteVal);
 358         }
 359         /* No port 80 biger then 0x10. */
 360
 361         /* Disable interrupt. */
 362         ByteVal = inb(ComBase + 3);
 363         outb(ByteVal & 0x7F, ComBase + 3);
 364         outb(0x00, ComBase + 1);
 365
 366         /* Set BAUD rate. */
 367         ByteVal = inb(ComBase + 3);
 368         outb(ByteVal | 0x80, ComBase + 3);
 369         outb(0x01, ComBase);
 370         outb(0x00, ComBase + 1);
 371
 372         /* Set frame format. */
 373         ByteVal = inb(ComBase + 3);
 374         outb(ByteVal & 0x3F, ComBase + 3);
 375         outb(0x03, ComBase + 3);
 376         outb(0x00, ComBase + 2);
 377         outb(0x00, ComBase + 4);
 378
 379         /* SOutput("Embedded COM output\n"); */
 380         /* while(1); */
 381 }
 382
 383 /* cache_as_ram.inc jumps to here. */
 384 void main(unsigned long bist)
 385 {
 386         u16 boot_mode;
 387         u8 rambits, Data8, Data;
 388         device_t device;
 389         /* device_t dev; */
 390
 391         /*
 392          * Enable multifunction for northbridge. These 4 lines (until
 393          * console_init()) are the same with epia-cn port.
 394          */
 395         pci_write_config8(PCI_DEV(0, 0, 0), 0x4f, 0x01);
 396         /* EmbedComInit(); */
 397         w83697hf_set_clksel_48(SERIAL_DEV);
 398         w83697hf_enable_serial(SERIAL_DEV, CONFIG_TTYS0_BASE);
 399         uart_init();
 400         /* enable_vx800_serial(); */
 401         /* uart_init(); */
 402
 403         /*
 404          * 1. D15F0
 405          * a) RxBAh = 71h
 406          * b) RxBBh = 05h
 407          * c) RxBEh = 71h
 408          * d) RxBFh = 05h
 409          *
 410          * 2. D17F0
 411          * a) RxA0h = 06h
 412          * b) RxA1h = 11h
 413          * c) RxA2h = 27h
 414          * d) RxA3h = 32h
 415          * e) Rx79h = 40h
 416          * f) Rx72h = 27h
 417          * g) Rx73h = 32h
 418         */
 419
 420         pci_write_config16(PCI_DEV(0, 0xf, 0), 0xBA,
 421                            PCI_DEVICE_ID_VIA_VX855_IDE);
 422         pci_write_config16(PCI_DEV(0, 0xf, 0), 0xBE,
 423                            PCI_DEVICE_ID_VIA_VX855_IDE);
 424         pci_write_config16(PCI_DEV(0, 0x11, 0), 0xA0, PCI_VENDOR_ID_VIA);
 425         pci_write_config16(PCI_DEV(0, 0x11, 0), 0xA2,
 426                            PCI_DEVICE_ID_VIA_VX855_LPC);
 427         Data8 = pci_read_config8(PCI_DEV(0, 0x11, 0), 0x79);
 428         Data8 &= ~0x40;
 429         Data8 |= 0x40;
 430         pci_write_config8(PCI_DEV(0, 0x11, 0), 0x79, Data8);
 431         pci_write_config16(PCI_DEV(0, 0x11, 0), 0x72,
 432                            PCI_DEVICE_ID_VIA_VX855_LPC);
 433
 434         /*
 435          * There are two function definitions of console_init(), while the
 436          * src/arch/i386/lib is the right one.
 437          */
 438         console_init();
 439
 440         /* Decide if this is a s3 wakeup or a normal boot. */
 441         boot_mode = acpi_is_wakeup_early_via_vx800();
 442
 443         /*
 444          * 2008-11-27 Add this, to transfer "cpu restart" to "cold boot".
 445          * When this boot is not a S3 resume, and PCI registers had been
 446          * written, then this must be a CPU restart (result of OS reboot cmd),
 447          * so we need a real "cold boot".
 448          */
 449         if ((boot_mode != 3)
 450             && (pci_read_config8(PCI_DEV(0, 0, 3), 0x80) != 0)) {
 451                 outb(6, 0xcf9);
 452         }
 453
 454         /* x86 cold boot I/O cmd. */
 455         /* These 2 lines are the same with epia-cn port. */
 456         enable_smbus();
 457
 458         /* This fix does help vx800!, but vx855 doesn't need this. */
 459         /* smbus_fixup(&ctrl); */
 460
 461         if (bist == 0) {
 462                 /*
 463                  * CAR needs MTRR until memory is ok, so disable this
 464                  * early_mtrr_init() call.
 465                  */
 466 #if 0
 467                  print_debug("doing early_mtrr\n");
 468                  early_mtrr_init();
 469 #endif
 470         }
 471
 472         /* Halt if there was a built-in self test failure. */
 473         report_bist_failure(bist);
 474
 475         print_debug("Enabling mainboard devices\n");
 476         enable_mainboard_devices();
 477
 478         /*
 479          * Get NB chip revision from D0F4RxF6, revision will be used in
 480          * via_pci_inittable.
 481          */
 482         device = PCI_DEV(0, 0, 4);
 483         Data = pci_read_config8(device, 0xf6);
 484         print_debug("NB chip revision =");
 485         print_debug_hex8(Data);
 486         print_debug("\n");
 487
 488         /* Make NB ready before DRAM init. */
 489         via_pci_inittable(Data, mNbStage1InitTbl);
 490
 491         /*
 492          * When resume from s3, DRAM init is skipped, so need to recovery
 493          * any PCI register related to DRAM init. d0f3 didn't lose its power
 494          * during whole s3 time, so any register not belonging to d0f3 needs
 495          * to be recovered.
 496          */
 497 #if 1
 498         if (boot_mode == 3) {
 499                 u8 i;
 500                 u8 ramregs[] = { 0x43, 0x42, 0x41, 0x40 };
 501                 DRAM_SYS_ATTR DramAttr;
 502
 503                 print_debug("This is an S3 wakeup\n");
 504
 505                 memset(&DramAttr, 0, sizeof(DRAM_SYS_ATTR));
 506                 /*
 507                  * Step 1: DRAM detection; DDR1 or DDR2; Get SPD Data;
 508                  * Rank Presence; 64 or 128bit; Unbuffered or registered;
 509                  * 1T or 2T.
 510                  */
 511                 DRAMDetect(&DramAttr);
 512
 513                 /*
 514                  * Begin to get RAM size, 43,42 41 40 contains the end
 515                  * address of last rank in DDR2 slot.
 516                  */
 517                 device = PCI_DEV(0, 0, 3);
 518                 for (rambits = 0, i = 0; i < ARRAY_SIZE(ramregs); i++) {
 519                         rambits = pci_read_config8(device, ramregs[i]);
 520                         if (rambits != 0)
 521                                 break;
 522                 }
 523
 524                 DRAMDRDYSetting(&DramAttr);
 525
 526                 Data = 0x80;    /* This value is same with DevInit.c. */
 527                 pci_write_config8(PCI_DEV(0, 0, 4), 0xa3, Data);
 528                 pci_write_config8(PCI_DEV(0, 17, 7), 0x60, rambits << 2);
 529                 Data = pci_read_config8(MEMCTRL, 0x88);
 530                 pci_write_config8(PCI_DEV(0, 17, 7), 0xE5, Data);
 531
 532                 /* Just copy this function from draminit to here! */
 533                 DRAMRegFinalValue(&DramAttr);
 534
 535                 /* Just copy this function from draminit to here! */
 536                 SetUMARam();
 537
 538                 print_debug("Resume from S3, RAM init was ignored\n");
 539         } else {
 540                 ddr2_ram_setup();
 541                 ram_check(0, 640 * 1024);
 542         }
 543 #endif
 544
 545         /* ddr2_ram_setup(); */
 546         /* This line is the same with cx700 port. */
 547         enable_shadow_ram();
 548
 549         /*
 550          * For coreboot most time of S3 resume is the same as normal boot,
 551          * so some memory area under 1M become dirty, so before this happen,
 552          * I need to backup the content of mem to top-mem.
 553          *
 554          * I will reserve the 1M top-men in LBIO table in coreboot_table.c
 555          * and recovery the content of 1M-mem in wakeup.c.
 556          */
 557 #if PAYLOAD_IS_SEABIOS == 1
 558         if (boot_mode == 3) {
 559                 /* An idea of Libo.Feng at amd.com in http://www.coreboot.org/pipermail/coreboot/2008-December/043111.html
 560                  *
 561                  * I want move the 1M data, I have to set some MTRRs myself.
 562                  * Setting MTRR before back memory save s3 resume time about
 563                  * 0.14 seconds.
 564                  *
 565                  * !!! Since CAR stack uses cache, and we are using cache
 566                  * here, we must be careful:
 567                  *
 568                  * 1. during this MTRR code, must no function call (after
 569                  *    this MTRR, I think it should be OK to use function).
 570                  * 2. Before stack switch, no use variable that have value
 571                  *    set before this.
 572                  * 3. Due to 2, take care of "cpu_reset", I directlly set it
 573                  *    to ZERO.
 574                  */
 575                 u32 memtop = *(u32 *) WAKE_MEM_INFO;
 576                 u32 memtop1 = *(u32 *) WAKE_MEM_INFO - 0x100000;
 577                 u32 memtop2 = *(u32 *) WAKE_MEM_INFO - 0x200000;
 578                 u32 memtop3 = *(u32 *) WAKE_MEM_INFO - 64 * 1024 - 0x100000;
 579                 u32 memtop4 =
 580                     *(u32 *) WAKE_MEM_INFO - 64 * 1024 - 0x100000 + 0xe0000;
 581 #if 0
 582                 __asm__ volatile (
 583                         "movl $0x204, %%ecx\n\t"
 584                         "xorl %%edx, %%edx\n\t"
 585                         "movl %0,%%eax\n\t"
 586                         "orl $(0 | 6), %%eax\n\t"
 587                         "wrmsr\n\t"
 588
 589                         "movl $0x205, %%ecx\n\t"
 590                         "xorl %%edx, %%edx\n\t"
 591                         "movl $0x100000,%%eax\n\t"
 592                         "decl %%eax\n\t"
 593                         "notl %%eax\n\t"
 594                         "orl $(0 | 0x800), %%eax\n\t"
 595                         "wrmsr\n\t"
 596                         ::"g"(memtop2)
 597                 );
 598
 599                 __asm__ volatile (
 600                         "movl $0x206, %%ecx\n\t"
 601                         "xorl %%edx, %%edx\n\t"
 602                         "movl %0,%%eax\n\t"
 603                         "orl $(0 | 6), %%eax\n\t"
 604                         "wrmsr\n\t"
 605
 606                         "movl $0x207, %%ecx\n\t"
 607                         "xorl %%edx, %%edx\n\t"
 608                         "movl $0x100000,%%eax\n\t"
 609                         "decl %%eax\n\t"
 610                         "notl %%eax\n\t"
 611                         "orl $(0 | 0x800), %%eax\n\t"
 612                         "wrmsr\n\t"
 613                         ::"g"(memtop1)
 614                 );
 615
 616                 __asm__ volatile (
 617                         "movl $0x208, %ecx\n\t"
 618                         "xorl %edx, %edx\n\t"
 619                         "movl $0,%eax\n\t"
 620                         "orl $(0 | 6), %eax\n\t"
 621                         "wrmsr\n\t"
 622
 623                         "movl $0x209, %ecx\n\t"
 624                         "xorl %edx, %edx\n\t"
 625                         "movl $0x100000,%eax\n\t"
 626                         "decl %eax\n\t"
 627                         "notl %eax\n\t"
 628                         "orl $(0 | 0x800), %eax\n\t"
 629                         "wrmsr\n\t"
 630                 );
 631 #endif
 632
 633                 /*
 634                  * WAKE_MEM_INFO is inited in get_set_top_available_mem()
 635                  * in tables.c these two memcpy() not not be enabled if set
 636                  * the MTRR around this two lines.
 637                  */
 638 #if 0
 639                 __asm__ volatile (
 640                         "movl $0, %%esi\n\t"
 641                         "movl %0, %%edi\n\t"
 642                         "movl $0xa0000, %%ecx\n\t"
 643                         "shrl $2, %%ecx\n\t"
 644                         "rep movsd\n\t"
 645                         ::"g"(memtop3)
 646                 );
 647
 648                 __asm__ volatile (
 649                         "movl $0xe0000, %%esi\n\t"
 650                         "movl %0, %%edi\n\t"
 651                         "movl $0x20000, %%ecx\n\t"
 652                         "shrl $2, %%ecx\n\t"
 653                         "rep movsd\n\t"
 654                         ::"g"(memtop4)
 655                 );
 656 #endif
 657                 /* This can have function call, because no variable used before this. */
 658                 print_debug("Copy memory to high memory to protect s3 wakeup vector code \n");
 659                 memcpy((unsigned char *)((*(u32 *) WAKE_MEM_INFO) - 64 * 1024 -
 660                                  0x100000), (unsigned char *)0, 0xa0000);
 661                 memcpy((unsigned char *)((*(u32 *) WAKE_MEM_INFO) - 64 * 1024 -
 662                  0x100000 + 0xe0000), (unsigned char *)0xe0000, 0x20000);
 663
 664                 /* Restore the MTRR previously modified. */
 665 #if 0
 666                 __asm__ volatile (
 667                         "wbinvd\n\t"
 668                         "xorl %edx, %edx\n\t"
 669                         "xorl %eax, %eax\n\t"
 670                         "movl $0x204, %ecx\n\t"
 671                         "wrmsr\n\t"
 672                         "movl $0x205, %ecx\n\t"
 673                         "wrmsr\n\t"
 674                         "movl $0x206, %ecx\n\t"
 675                         "wrmsr\n\t"
 676                         "movl $0x207, %ecx\n\t"
 677                         "wrmsr\n\t"
 678                         "movl $0x208, %ecx\n\t"
 679                         "wrmsr\n\t"
 680                         "movl $0x209, %ecx\n\t"
 681                         "wrmsr\n\t"
 682                 );
 683 #endif
 684         }
 685
 686 #endif
 687
 688 }
 689