src/mainboard/via/epia/Options.lb

   1 uses MAXIMUM_CONSOLE_LOGLEVEL
   2 uses CONFIG_ROMFS
   3 uses DEFAULT_CONSOLE_LOGLEVEL
   4 uses CONFIG_CONSOLE_SERIAL8250
   5 uses TTYS0_BAUD
   6 uses TTYS0_BASE
   7 uses TTYS0_LCS
   8 uses CONFIG_CHIP_NAME
   9 uses HAVE_MP_TABLE
  10 uses HAVE_PIRQ_TABLE
  11 uses USE_FALLBACK_IMAGE
  12 uses HAVE_FALLBACK_BOOT
  13 uses HAVE_HARD_RESET
  14 uses CONFIG_UDELAY_IO
  15 uses CONFIG_UDELAY_TSC
  16 uses CONFIG_TSC_X86RDTSC_CALIBRATE_WITH_TIMER2
  17 uses HAVE_OPTION_TABLE
  18 uses USE_OPTION_TABLE
  19 uses CONFIG_ROM_PAYLOAD
  20 uses IRQ_SLOT_COUNT
  21 uses MAINBOARD
  22 uses MAINBOARD_VENDOR
  23 uses MAINBOARD_PART_NUMBER
  24 uses COREBOOT_EXTRA_VERSION
  25 uses ARCH
  26 uses FALLBACK_SIZE
  27 uses STACK_SIZE
  28 uses HEAP_SIZE
  29 uses ROM_SIZE
  30 uses ROM_SECTION_SIZE
  31 uses ROM_IMAGE_SIZE
  32 uses ROM_SECTION_SIZE
  33 uses ROM_SECTION_OFFSET
  34 uses CONFIG_ROM_PAYLOAD_START
  35 uses CONFIG_COMPRESSED_PAYLOAD_LZMA
  36 uses CONFIG_PRECOMPRESSED_PAYLOAD
  37 uses PAYLOAD_SIZE
  38 uses _ROMBASE
  39 uses _RAMBASE
  40 uses XIP_ROM_SIZE
  41 uses XIP_ROM_BASE
  42 uses HAVE_MP_TABLE
  43 uses CROSS_COMPILE
  44 uses CC
  45 uses HOSTCC
  46 uses OBJCOPY
  47
  48 # logging
  49 uses DEFAULT_CONSOLE_LOGLEVEL
  50 uses MAXIMUM_CONSOLE_LOGLEVEL
  51
  52 # logging
  53 uses DEFAULT_CONSOLE_LOGLEVEL
  54 uses MAXIMUM_CONSOLE_LOGLEVEL
  55
  56 default CONFIG_CONSOLE_SERIAL8250=1
  57 ## Select the serial console baud rate
  58 default TTYS0_BAUD=115200
  59
  60 # Select the serial console base port
  61 default TTYS0_BASE=0x3f8
  62
  63 # Select the serial protocol
  64 # This defaults to 8 data bits, 1 stop bit, and no parity
  65 default TTYS0_LCS=0x3
  66
  67 default CONFIG_CHIP_NAME=1
  68 ## ROM_SIZE is the size of boot ROM that this board will use.
  69 default ROM_SIZE  = 256*1024
  70
  71 ###
  72 ### Build options
  73 ###
  74
  75 ##
  76 ## Build code for the fallback boot
  77 ##
  78 default HAVE_FALLBACK_BOOT=1
  79
  80 ##
  81 ## no MP table
  82 ##
  83 default HAVE_MP_TABLE=0
  84
  85 ##
  86 ## Build code to reset the motherboard from coreboot
  87 ##
  88 default HAVE_HARD_RESET=0
  89
  90 ##
  91 ## use io based udelay function
  92 ## disable IO and enable TSC on Nehemiah boards
  93 ##
  94 default CONFIG_UDELAY_IO=1
  95 default CONFIG_UDELAY_TSC=0
  96 default CONFIG_TSC_X86RDTSC_CALIBRATE_WITH_TIMER2=0
  97
  98 ##
  99 ## Build code to export a programmable irq routing table
 100 ##
 101 default HAVE_PIRQ_TABLE=1
 102 default IRQ_SLOT_COUNT=5
 103 #object irq_tables.o
 104
 105 ##
 106 ## Build code to export a CMOS option table
 107 ##
 108 default HAVE_OPTION_TABLE=1
 109
 110 ###
 111 ### coreboot layout values
 112 ###
 113
 114 ## ROM_IMAGE_SIZE is the amount of space to allow coreboot to occupy.
 115 default ROM_IMAGE_SIZE = 65536
 116 default FALLBACK_SIZE = 131072
 117
 118 ##
 119 ## Use a small 8K stack
 120 ##
 121 default STACK_SIZE=0x2000
 122
 123 ##
 124 ## Use a small 16K heap
 125 ##
 126 default HEAP_SIZE=0x4000
 127
 128 ##
 129 ## Only use the option table in a normal image
 130 ##
 131 #default USE_OPTION_TABLE = !USE_FALLBACK_IMAGE
 132 default USE_OPTION_TABLE = 0
 133
 134 default _RAMBASE = 0x00004000
 135
 136 default CONFIG_ROM_PAYLOAD     = 1
 137
 138 ##
 139 ## The default compiler
 140 ##
 141 default CROSS_COMPILE=""
 142 default CC="$(CROSS_COMPILE)gcc -m32"
 143 default HOSTCC="gcc"
 144
 145
 146
 147 #
 148 # ROMFS
 149 #
 150 #
 151 default CONFIG_ROMFS=0
 152 end