src/mainboard/tyan/s2912_fam10/Options.lb

   1 ##
   2 ## This file is part of the coreboot project.
   3 ##
   4 ## Copyright (C) 2007 AMD
   5 ## Written by Yinghai Lu <yinghailu@amd.com> for AMD.
   6 ##
   7 ## This program is free software; you can redistribute it and/or modify
   8 ## it under the terms of the GNU General Public License as published by
   9 ## the Free Software Foundation; either version 2 of the License, or
  10 ## (at your option) any later version.
  11 ##
  12 ## This program is distributed in the hope that it will be useful,
  13 ## but WITHOUT ANY WARRANTY; without even the implied warranty of
  14 ## MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  15 ## GNU General Public License for more details.
  16 ##
  17 ## You should have received a copy of the GNU General Public License
  18 ## along with this program; if not, write to the Free Software
  19 ## Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  20 ##
  21
  22 uses HAVE_MP_TABLE
  23 uses CONFIG_ROMFS
  24 uses HAVE_PIRQ_TABLE
  25 uses HAVE_ACPI_TABLES
  26 uses ACPI_SSDTX_NUM
  27 uses USE_FALLBACK_IMAGE
  28 uses USE_FAILOVER_IMAGE
  29 uses HAVE_FALLBACK_BOOT
  30 uses HAVE_FAILOVER_BOOT
  31 uses HAVE_HARD_RESET
  32 uses IRQ_SLOT_COUNT
  33 uses HAVE_OPTION_TABLE
  34 uses CONFIG_MAX_CPUS
  35 uses CONFIG_MAX_PHYSICAL_CPUS
  36 uses CONFIG_LOGICAL_CPUS
  37 uses CONFIG_IOAPIC
  38 uses CONFIG_SMP
  39 uses FALLBACK_SIZE
  40 uses FAILOVER_SIZE
  41 uses ROM_SIZE
  42 uses ROM_SECTION_SIZE
  43 uses ROM_IMAGE_SIZE
  44 uses ROM_SECTION_SIZE
  45 uses ROM_SECTION_OFFSET
  46 uses CONFIG_ROM_PAYLOAD
  47 uses CONFIG_ROM_PAYLOAD_START
  48 uses CONFIG_COMPRESSED_PAYLOAD_NRV2B
  49 uses CONFIG_COMPRESSED_PAYLOAD_LZMA
  50 uses PAYLOAD_SIZE
  51 uses _ROMBASE
  52 uses XIP_ROM_SIZE
  53 uses XIP_ROM_BASE
  54 uses STACK_SIZE
  55 uses HEAP_SIZE
  56 uses USE_OPTION_TABLE
  57 uses LB_CKS_RANGE_START
  58 uses LB_CKS_RANGE_END
  59 uses LB_CKS_LOC
  60 uses MAINBOARD_PART_NUMBER
  61 uses MAINBOARD_VENDOR
  62 uses MAINBOARD
  63 uses MAINBOARD_PCI_SUBSYSTEM_VENDOR_ID
  64 uses MAINBOARD_PCI_SUBSYSTEM_DEVICE_ID
  65 uses COREBOOT_EXTRA_VERSION
  66 uses _RAMBASE
  67 uses TTYS0_BAUD
  68 uses TTYS0_BASE
  69 uses TTYS0_LCS
  70 uses DEFAULT_CONSOLE_LOGLEVEL
  71 uses MAXIMUM_CONSOLE_LOGLEVEL
  72 uses MAINBOARD_POWER_ON_AFTER_POWER_FAIL
  73 uses CONFIG_CONSOLE_SERIAL8250
  74 uses HAVE_INIT_TIMER
  75 uses CONFIG_GDB_STUB
  76 uses CONFIG_GDB_STUB
  77 uses CROSS_COMPILE
  78 uses CC
  79 uses HOSTCC
  80 uses OBJCOPY
  81 uses CONFIG_CHIP_NAME
  82 uses CONFIG_CONSOLE_VGA
  83 uses CONFIG_USBDEBUG_DIRECT
  84 uses CONFIG_PCI_ROM_RUN
  85 uses HW_MEM_HOLE_SIZEK
  86 uses HW_MEM_HOLE_SIZE_AUTO_INC
  87
  88 uses HT_CHAIN_UNITID_BASE
  89 uses HT_CHAIN_END_UNITID_BASE
  90 uses SB_HT_CHAIN_ON_BUS0
  91 uses SB_HT_CHAIN_UNITID_OFFSET_ONLY
  92
  93 uses USE_DCACHE_RAM
  94 uses DCACHE_RAM_BASE
  95 uses DCACHE_RAM_SIZE
  96 uses DCACHE_RAM_GLOBAL_VAR_SIZE
  97 uses CONFIG_USE_INIT
  98
  99 uses SERIAL_CPU_INIT
 100
 101 uses ENABLE_APIC_EXT_ID
 102 uses APIC_ID_OFFSET
 103 uses LIFT_BSP_APIC_ID
 104
 105 uses CONFIG_PCI_64BIT_PREF_MEM
 106
 107 uses CONFIG_LB_MEM_TOPK
 108
 109 uses PCI_BUS_SEGN_BITS
 110
 111 uses CONFIG_AP_CODE_IN_CAR
 112
 113 uses MEM_TRAIN_SEQ
 114
 115 uses WAIT_BEFORE_CPUS_INIT
 116
 117 uses CONFIG_AMDMCT
 118
 119 uses CONFIG_USE_PRINTK_IN_CAR
 120 uses CAR_FAM10
 121 uses AMD_UCODE_PATCH_FILE
 122
 123 ###
 124 ### Build options
 125 ###
 126
 127 ##
 128 ## ROM_SIZE is the size of boot ROM that this board will use.
 129 ##
 130 default ROM_SIZE=1024*1024
 131 #default ROM_SIZE=0x100000
 132
 133 ##
 134 ## FALLBACK_SIZE is the amount of the ROM the complete fallback image will use
 135 ##
 136 #default FALLBACK_SIZE=131072
 137 #default FALLBACK_SIZE=0x40000
 138
 139 default FALLBACK_SIZE=0x3f000
 140 default FAILOVER_SIZE=0x01000
 141
 142 #more 1M for pgtbl
 143 default CONFIG_LB_MEM_TOPK=16384
 144
 145 ##
 146 ## Build code for the fallback boot
 147 ##
 148 default HAVE_FALLBACK_BOOT=1
 149 default HAVE_FAILOVER_BOOT=1
 150
 151 ##
 152 ## Build code to reset the motherboard from coreboot
 153 ##
 154 default HAVE_HARD_RESET=1
 155
 156 ##
 157 ## Build code to export a programmable irq routing table
 158 ##
 159 default HAVE_PIRQ_TABLE=1
 160 default IRQ_SLOT_COUNT=11
 161
 162 ##
 163 ## Build code to export an x86 MP table
 164 ## Useful for specifying IRQ routing values
 165 ##
 166 default HAVE_MP_TABLE=1
 167
 168 ## ACPI tables will be included
 169 default HAVE_ACPI_TABLES=0
 170 ## extra SSDT num
 171 default ACPI_SSDTX_NUM=31
 172
 173 ##
 174 ## Build code to export a CMOS option table
 175 ##
 176 default HAVE_OPTION_TABLE=1
 177
 178 ##
 179 ## Move the default coreboot cmos range off of AMD RTC registers
 180 ##
 181 default LB_CKS_RANGE_START=49
 182 default LB_CKS_RANGE_END=122
 183 default LB_CKS_LOC=123
 184
 185 ##
 186 ## Build code for SMP support
 187 ## Only worry about 2 micro processors
 188 ##
 189 default CONFIG_SMP=1
 190 default CONFIG_MAX_PHYSICAL_CPUS=2
 191 default CONFIG_MAX_CPUS=4 * CONFIG_MAX_PHYSICAL_CPUS
 192 default CONFIG_LOGICAL_CPUS=1
 193
 194 #default SERIAL_CPU_INIT=0
 195
 196 default ENABLE_APIC_EXT_ID=1
 197 default APIC_ID_OFFSET=0x00
 198 default LIFT_BSP_APIC_ID=1
 199
 200 #CHIP_NAME ?
 201 default CONFIG_CHIP_NAME=1
 202
 203 #memory hole size, 0 mean disable, others will enable the hole, at that case if it is small than mmio_basek, it will use mmio_basek instead.
 204 #2G
 205 #default HW_MEM_HOLE_SIZEK=0x200000
 206 #1G
 207 default HW_MEM_HOLE_SIZEK=0x100000
 208 #512M
 209 #default HW_MEM_HOLE_SIZEK=0x80000
 210
 211 #make auto increase hole size to avoid hole_startk equal to basek so as to make some kernel happy
 212 #default HW_MEM_HOLE_SIZE_AUTO_INC=1
 213
 214 #VGA Console
 215 default CONFIG_CONSOLE_VGA=1
 216 default CONFIG_PCI_ROM_RUN=1
 217
 218 #default CONFIG_USBDEBUG_DIRECT=1
 219
 220 #HT Unit ID offset, default is 1, the typical one, 0 mean only one HT device
 221 default HT_CHAIN_UNITID_BASE=1
 222
 223 #real SB Unit ID, default is 0x20, mean dont touch it at last
 224 #default HT_CHAIN_END_UNITID_BASE=0x6
 225
 226 #make the SB HT chain on bus 0, default is not (0)
 227 default SB_HT_CHAIN_ON_BUS0=2
 228
 229 #only offset for SB chain?, default is yes(1)
 230 default SB_HT_CHAIN_UNITID_OFFSET_ONLY=0
 231
 232 #allow capable device use that above 4G
 233 #default CONFIG_PCI_64BIT_PREF_MEM=1
 234
 235 ##
 236 ## enable CACHE_AS_RAM specifics
 237 ##
 238 default USE_DCACHE_RAM=1
 239 default DCACHE_RAM_BASE=0xc4000
 240 default DCACHE_RAM_SIZE=0x0c000
 241 default DCACHE_RAM_GLOBAL_VAR_SIZE=0x04000
 242 default CONFIG_USE_INIT=0
 243
 244 default MEM_TRAIN_SEQ=2
 245 default WAIT_BEFORE_CPUS_INIT=0
 246 default CONFIG_AMDMCT = 1
 247
 248 ##
 249 ## Build code to setup a generic IOAPIC
 250 ##
 251 default CONFIG_IOAPIC=1
 252
 253 ##
 254 ## Clean up the motherboard id strings
 255 ##
 256 default MAINBOARD_PART_NUMBER="S2912 (Fam10)"
 257 default MAINBOARD_VENDOR="Tyan"
 258 default MAINBOARD_PCI_SUBSYSTEM_VENDOR_ID=0x10f1
 259 default MAINBOARD_PCI_SUBSYSTEM_DEVICE_ID=0x2912
 260
 261 ##
 262 ## Set microcode patch file name
 263 ##
 264 ##      Barcelona rev Ax:  "mc_patch_01000020.h"
 265 ##      Barcelona rev B0, B1, BA: "mc_patch_01000084.h"
 266 ##      Barcelona rev B2, B3: "mc_patch_01000083.h"
 267 ##
 268 default AMD_UCODE_PATCH_FILE="mc_patch_01000083.h"
 269
 270 ###
 271 ### coreboot layout values
 272 ###
 273
 274 ## ROM_IMAGE_SIZE is the amount of space to allow coreboot to occupy.
 275 default ROM_IMAGE_SIZE = 65536
 276
 277 ##
 278 ## Use a small 8K stack
 279 ##
 280 default STACK_SIZE=0x2000
 281
 282 ##
 283 ## Use a small 32K heap
 284 ##
 285 default HEAP_SIZE=0xc0000
 286
 287 ##
 288 ## Only use the option table in a normal image
 289 ##
 290 default USE_OPTION_TABLE = (!USE_FALLBACK_IMAGE) && (!USE_FAILOVER_IMAGE )
 291
 292 ##
 293 ## Coreboot C code runs at this location in RAM
 294 ##
 295 default _RAMBASE=0x00200000
 296
 297 ##
 298 ## Load the payload from the ROM
 299 ##
 300 default CONFIG_ROM_PAYLOAD = 1
 301
 302 #default CONFIG_COMPRESSED_PAYLOAD = 1
 303
 304 ###
 305 ### Defaults of options that you may want to override in the target config file
 306 ###
 307
 308 ##
 309 ## The default compiler
 310 ##
 311 default CC="$(CROSS_COMPILE)gcc -m32"
 312 default HOSTCC="gcc"
 313
 314 ##
 315 ## Disable the gdb stub by default
 316 ##
 317 default CONFIG_GDB_STUB=0
 318
 319 ##
 320 ## The Serial Console
 321 ##
 322 default CONFIG_USE_PRINTK_IN_CAR=1
 323
 324 # To Enable the Serial Console
 325 default CONFIG_CONSOLE_SERIAL8250=1
 326
 327 ## Select the serial console baud rate
 328 default TTYS0_BAUD=115200
 329 #default TTYS0_BAUD=57600
 330 #default TTYS0_BAUD=38400
 331 #default TTYS0_BAUD=19200
 332 #default TTYS0_BAUD=9600
 333 #default TTYS0_BAUD=4800
 334 #default TTYS0_BAUD=2400
 335 #default TTYS0_BAUD=1200
 336
 337 # Select the serial console base port
 338 default TTYS0_BASE=0x3f8
 339
 340 # Select the serial protocol
 341 # This defaults to 8 data bits, 1 stop bit, and no parity
 342 default TTYS0_LCS=0x3
 343
 344 ##
 345 ### Select the coreboot loglevel
 346 ##
 347 ## EMERG      1   system is unusable
 348 ## ALERT      2   action must be taken immediately
 349 ## CRIT       3   critical conditions
 350 ## ERR        4   error conditions
 351 ## WARNING    5   warning conditions
 352 ## NOTICE     6   normal but significant condition
 353 ## INFO       7   informational
 354 ## DEBUG      8   debug-level messages
 355 ## SPEW       9   Way too many details
 356
 357 ## Request this level of debugging output
 358 default  DEFAULT_CONSOLE_LOGLEVEL=8
 359 ## At a maximum only compile in this level of debugging
 360 default  MAXIMUM_CONSOLE_LOGLEVEL=8
 361
 362 ##
 363 ## Select power on after power fail setting
 364 default MAINBOARD_POWER_ON_AFTER_POWER_FAIL="MAINBOARD_POWER_ON"
 365
 366 ### End Options.lb
 367 #
 368 # ROMFS
 369 #
 370 #
 371 default CONFIG_ROMFS=0
 372 end