src/mainboard/thomson/ip1000/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2008-2010 Joseph Smith <joe@settoplinux.org>
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; either version 2 of the License, or
   9  * (at your option) any later version.
  10  *
  11  * This program is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14  * GNU General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU General Public License
  17  * along with this program; if not, write to the Free Software
  18  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  19  */
  20
  21 #define ASSEMBLY 1
  22 #define __PRE_RAM__
  23
  24 #include <stdint.h>
  25 #include <stdlib.h>
  26 #include <device/pci_def.h>
  27 #include <arch/io.h>
  28 #include <device/pnp_def.h>
  29 #include <arch/romcc_io.h>
  30 #include <arch/hlt.h>
  31 #include "pc80/serial.c"
  32 #include "pc80/udelay_io.c"
  33 #include "arch/i386/lib/console.c"
  34 #include "lib/ramtest.c"
  35 #include "superio/smsc/smscsuperio/smscsuperio_early_serial.c"
  36 #include "northbridge/intel/i82830/raminit.h"
  37 #include "northbridge/intel/i82830/memory_initialized.c"
  38 #include "southbridge/intel/i82801xx/i82801xx.h"
  39 #include "southbridge/intel/i82801xx/i82801xx_reset.c"
  40 #include "cpu/x86/mtrr/earlymtrr.c"
  41 #include "cpu/x86/bist.h"
  42 #include "spd_table.h"
  43 #include "gpio.c"
  44
  45 #define SERIAL_DEV PNP_DEV(0x2e, SMSCSUPERIO_SP1)
  46
  47 #include "southbridge/intel/i82801xx/i82801xx_early_smbus.c"
  48
  49 /**
  50  * The onboard 64MB PC133 memory does not have a SPD EEPROM so the
  51  * values have to be set manually, the SO-DIMM socket is located in
  52  * socket0 (0x50), and the onboard memory is located in socket1 (0x51).
  53  */
  54 static inline int spd_read_byte(unsigned device, unsigned address)
  55 {
  56         int i;
  57
  58         if (device == 0x50) {
  59                 return smbus_read_byte(device, address);
  60         } else if (device == 0x51) {
  61                 for (i = 0; i < ARRAY_SIZE(spd_table); i++) {
  62                         if (spd_table[i].address == address)
  63                                 return spd_table[i].data;
  64                 }
  65                 return 0xFF; /* Return 0xFF when address is not found. */
  66         } else {
  67                 return 0xFF; /* Return 0xFF on any failures. */
  68         }
  69 }
  70
  71 #include "northbridge/intel/i82830/raminit.c"
  72
  73 /**
  74  * Setup mainboard specific registers pre raminit.
  75  */
  76 static void mb_early_setup(void)
  77 {
  78         /* - Hub Interface to PCI Bridge Registers - */
  79         /* 12-Clock Retry Enable */
  80         pci_write_config16(PCI_DEV(0, 0x1e, 0), 0x50, 0x1402);
  81         /* Master Latency Timer Count */
  82         pci_write_config8(PCI_DEV(0, 0x1e, 0), 0x1b, 0x20);
  83         /* I/O Address Base */
  84         pci_write_config8(PCI_DEV(0, 0x1e, 0), 0x1c, 0xf0);
  85
  86         /* - LPC Interface Bridge Registers - */
  87         /* Delayed Transaction Enable */
  88         pci_write_config32(PCI_DEV(0, 0x1f, 0), 0xd0, 0x00000002);
  89         /* Disable the TCO Timer system reboot feature */
  90         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0xd4, 0x02);
  91         /* CPU Frequency Strap */
  92         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0xd5, 0x02);
  93         /* ACPI base address and enable Resource Indicator */
  94         pci_write_config32(PCI_DEV(0, 0x1f, 0), PMBASE, (PMBASE_ADDR | 1));
  95         /* Enable the SMBUS */
  96         enable_smbus();
  97         /* ACPI base address and disable Resource Indicator */
  98         pci_write_config32(PCI_DEV(0, 0x1f, 0), PMBASE, (PMBASE_ADDR));
  99         /*  ACPI Enable */
 100         pci_write_config8(PCI_DEV(0, 0x1f, 0), ACPI_CNTL, 0x10);
 101 }
 102
 103 static void main(unsigned long bist)
 104 {
 105         if (bist == 0)
 106                 early_mtrr_init();
 107                 if (memory_initialized()) {
 108                         hard_reset();
 109                 }
 110
 111         /* Set southbridge and superio gpios */
 112         mb_gpio_init();
 113
 114         smscsuperio_enable_serial(SERIAL_DEV, CONFIG_TTYS0_BASE);
 115         uart_init();
 116         console_init();
 117
 118         /* Halt if there was a built in self test failure. */
 119         report_bist_failure(bist);
 120
 121         /* Setup mainboard specific registers */
 122         mb_early_setup();
 123
 124         /* Initialize memory */
 125         sdram_initialize();
 126
 127         /* Check RAM. */
 128         /* ram_check(0, 640 * 1024); */
 129         /* ram_check(64512 * 1024, 65536 * 1024); */
 130 }