src/mainboard/supermicro/x6dhe_g2/Options.lb

   1 uses HAVE_MP_TABLE
   2 uses CONFIG_CBFS
   3 uses HAVE_PIRQ_TABLE
   4 uses USE_FALLBACK_IMAGE
   5 uses HAVE_FALLBACK_BOOT
   6 uses HAVE_HARD_RESET
   7 uses IRQ_SLOT_COUNT
   8 uses HAVE_OPTION_TABLE
   9 uses CONFIG_LOGICAL_CPUS
  10 uses CONFIG_MAX_CPUS
  11 uses CONFIG_IOAPIC
  12 uses CONFIG_SMP
  13 uses FALLBACK_SIZE
  14 uses ROM_SIZE
  15 uses ROM_SECTION_SIZE
  16 uses ROM_IMAGE_SIZE
  17 uses ROM_SECTION_SIZE
  18 uses ROM_SECTION_OFFSET
  19 uses CONFIG_ROM_PAYLOAD
  20 uses CONFIG_ROM_PAYLOAD_START
  21 uses CONFIG_COMPRESSED_PAYLOAD_LZMA
  22 uses CONFIG_PRECOMPRESSED_PAYLOAD
  23 uses PAYLOAD_SIZE
  24 uses _ROMBASE
  25 uses XIP_ROM_SIZE
  26 uses XIP_ROM_BASE
  27 uses STACK_SIZE
  28 uses HEAP_SIZE
  29 uses USE_OPTION_TABLE
  30 uses LB_CKS_RANGE_START
  31 uses LB_CKS_RANGE_END
  32 uses LB_CKS_LOC
  33 uses MAINBOARD
  34 uses MAINBOARD_PART_NUMBER
  35 uses MAINBOARD_VENDOR
  36 uses MAINBOARD_PCI_SUBSYSTEM_VENDOR_ID
  37 uses MAINBOARD_PCI_SUBSYSTEM_DEVICE_ID
  38 uses COREBOOT_EXTRA_VERSION
  39 uses CONFIG_UDELAY_TSC
  40 uses CONFIG_TSC_X86RDTSC_CALIBRATE_WITH_TIMER2
  41 uses _RAMBASE
  42 uses CONFIG_GDB_STUB
  43 uses CONFIG_CONSOLE_SERIAL8250
  44 uses TTYS0_BAUD
  45 uses TTYS0_BASE
  46 uses TTYS0_LCS
  47 uses DEFAULT_CONSOLE_LOGLEVEL
  48 uses MAXIMUM_CONSOLE_LOGLEVEL
  49 uses MAINBOARD_POWER_ON_AFTER_POWER_FAIL
  50 uses CONFIG_CONSOLE_BTEXT
  51 uses CC
  52 uses HOSTCC
  53 uses CROSS_COMPILE
  54 uses OBJCOPY
  55
  56
  57 ###
  58 ### Build options
  59 ###
  60
  61 ##
  62 ## ROM_SIZE is the size of boot ROM that this board will use.
  63 ##
  64 default ROM_SIZE=1048576
  65
  66 ##
  67 ## Build code for the fallback boot
  68 ##
  69 default HAVE_FALLBACK_BOOT=1
  70
  71 ##
  72 ## Delay timer options
  73 ## Use timer2
  74 ##
  75 default CONFIG_UDELAY_TSC=1
  76 default CONFIG_TSC_X86RDTSC_CALIBRATE_WITH_TIMER2=1
  77
  78 ##
  79 ## Build code to reset the motherboard from coreboot
  80 ##
  81 default HAVE_HARD_RESET=1
  82
  83 ##
  84 ## Build code to export a programmable irq routing table
  85 ##
  86 default HAVE_PIRQ_TABLE=1
  87 default IRQ_SLOT_COUNT=16
  88
  89 ##
  90 ## Build code to export an x86 MP table
  91 ## Useful for specifying IRQ routing values
  92 ##
  93 default HAVE_MP_TABLE=1
  94
  95 ##
  96 ## Build code to export a CMOS option table
  97 ##
  98 default HAVE_OPTION_TABLE=1
  99
 100 ##
 101 ## Move the default coreboot cmos range off of AMD RTC registers
 102 ##
 103 default LB_CKS_RANGE_START=49
 104 default LB_CKS_RANGE_END=122
 105 default LB_CKS_LOC=123
 106
 107 ##
 108 ## Build code for SMP support
 109 ## Only worry about 2 micro processors
 110 ##
 111 default CONFIG_SMP=1
 112 default CONFIG_MAX_CPUS=4
 113 default CONFIG_LOGICAL_CPUS=0
 114
 115 ##
 116 ## Build code to setup a generic IOAPIC
 117 ##
 118 default CONFIG_IOAPIC=1
 119
 120 ##
 121 ## Clean up the motherboard id strings
 122 ##
 123 default MAINBOARD_PART_NUMBER="X6DHE_g"
 124 default MAINBOARD_VENDOR=     "Supermicro"
 125 default MAINBOARD_PCI_SUBSYSTEM_VENDOR_ID=0x15D9
 126 default MAINBOARD_PCI_SUBSYSTEM_DEVICE_ID=0x6080
 127
 128 ###
 129 ### coreboot layout values
 130 ###
 131
 132 ## ROM_IMAGE_SIZE is the amount of space to allow coreboot to occupy.
 133 default ROM_IMAGE_SIZE = 65536
 134
 135 ##
 136 ## Use a small 8K stack
 137 ##
 138 default STACK_SIZE=0x2000
 139
 140 ##
 141 ## Use a small 32K heap
 142 ##
 143 default HEAP_SIZE=0x8000
 144
 145
 146 ###
 147 ### Compute the location and size of where this firmware image
 148 ### (coreboot plus bootloader) will live in the boot rom chip.
 149 ###
 150 default FALLBACK_SIZE=131072
 151
 152 ##
 153 ## Coreboot C code runs at this location in RAM
 154 ##
 155 default _RAMBASE=0x00004000
 156
 157 ##
 158 ## Load the payload from the ROM
 159 ##
 160 default CONFIG_ROM_PAYLOAD=1
 161
 162
 163 ###
 164 ### Defaults of options that you may want to override in the target config file
 165 ###
 166
 167 ##
 168 ## The default compiler
 169 ##
 170 default CC="$(CROSS_COMPILE)gcc -m32"
 171 default HOSTCC="gcc"
 172
 173 ##
 174 ## Disable the gdb stub by default
 175 ##
 176 default CONFIG_GDB_STUB=0
 177
 178 ##
 179 ## The Serial Console
 180 ##
 181
 182 # To Enable the Serial Console
 183 default CONFIG_CONSOLE_SERIAL8250=1
 184
 185 ## Select the serial console baud rate
 186 default TTYS0_BAUD=115200
 187 #default TTYS0_BAUD=57600
 188 #default TTYS0_BAUD=38400
 189 #default TTYS0_BAUD=19200
 190 #default TTYS0_BAUD=9600
 191 #default TTYS0_BAUD=4800
 192 #default TTYS0_BAUD=2400
 193 #default TTYS0_BAUD=1200
 194
 195 # Select the serial console base port
 196 default TTYS0_BASE=0x3f8
 197
 198 # Select the serial protocol
 199 # This defaults to 8 data bits, 1 stop bit, and no parity
 200 default TTYS0_LCS=0x3
 201
 202 ##
 203 ### Select the coreboot loglevel
 204 ##
 205 ## EMERG      1   system is unusable
 206 ## ALERT      2   action must be taken immediately
 207 ## CRIT       3   critical conditions
 208 ## ERR        4   error conditions
 209 ## WARNING    5   warning conditions
 210 ## NOTICE     6   normal but significant condition
 211 ## INFO       7   informational
 212 ## DEBUG      8   debug-level messages
 213 ## SPEW       9   Way too many details
 214
 215 ## Request this level of debugging output
 216 default  DEFAULT_CONSOLE_LOGLEVEL=8
 217 ## At a maximum only compile in this level of debugging
 218 default  MAXIMUM_CONSOLE_LOGLEVEL=8
 219
 220 ##
 221 ## Select power on after power fail setting
 222 default MAINBOARD_POWER_ON_AFTER_POWER_FAIL="MAINBOARD_POWER_ON"
 223
 224 ##
 225 ## Don't enable the btext console
 226 ##
 227 default  CONFIG_CONSOLE_BTEXT=0
 228
 229
 230 ### End Options.lb
 231
 232 #
 233 # CBFS
 234 #
 235 #
 236 default CONFIG_CBFS=0
 237 end