src/mainboard/supermicro/h8scm_fam10/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2010 Advanced Micro Devices, Inc.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  18  */
  19
  20 //#define SYSTEM_TYPE 0 /* SERVER */ //FIXME SERVER enable ECC, cause linux hang
  21 #define SYSTEM_TYPE 1   /* DESKTOP */
  22 //#define SYSTEM_TYPE 2 /* MOBILE */
  23
  24 //used by incoherent_ht
  25 #define FAM10_SCAN_PCI_BUS 0
  26 #define FAM10_ALLOCATE_IO_RANGE 0
  27
  28 #include <stdint.h>
  29 #include <string.h>
  30 #include <device/pci_def.h>
  31 #include <device/pci_ids.h>
  32 #include <arch/io.h>
  33 #include <device/pnp_def.h>
  34 #include <arch/romcc_io.h>
  35 #include <cpu/x86/lapic.h>
  36 #include <console/console.h>
  37 #include <cpu/amd/model_10xxx_rev.h>
  38 #include "northbridge/amd/amdfam10/raminit.h"
  39 #include "northbridge/amd/amdfam10/amdfam10.h"
  40 #include <lib.h>
  41 #include "cpu/x86/lapic/boot_cpu.c"
  42 #include "northbridge/amd/amdfam10/reset_test.c"
  43 #include <console/loglevel.h>
  44 #include "cpu/x86/bist.h"
  45 #include "superio/nuvoton/wpcm450/early_init.c"
  46 #include <usbdebug.h>
  47 #include "cpu/x86/mtrr/earlymtrr.c"
  48 #include <cpu/amd/mtrr.h>
  49 #include "northbridge/amd/amdfam10/setup_resource_map.c"
  50 #include "southbridge/amd/sb700/early_setup.c"
  51 #include "southbridge/amd/sr5650/early_setup.c"
  52 #include "northbridge/amd/amdfam10/debug.c"
  53
  54 static void activate_spd_rom(const struct mem_controller *ctrl)
  55 {
  56 }
  57
  58 static int spd_read_byte(u32 device, u32 address)
  59 {
  60         return smbus_read_byte(device, address);
  61 }
  62
  63 #include "northbridge/amd/amdfam10/amdfam10.h"
  64 #include "northbridge/amd/amdfam10/raminit_sysinfo_in_ram.c"
  65 #include "northbridge/amd/amdfam10/pci.c"
  66 #include "resourcemap.c"
  67 #include "cpu/amd/quadcore/quadcore.c"
  68 #include "cpu/amd/car/post_cache_as_ram.c"
  69 #include "cpu/amd/microcode/microcode.c"
  70
  71 #if CONFIG_UPDATE_CPU_MICROCODE
  72 #include "cpu/amd/model_10xxx/update_microcode.c"
  73 #endif
  74 #include "cpu/amd/model_10xxx/init_cpus.c"
  75 #include "northbridge/amd/amdfam10/early_ht.c"
  76 #include <spd.h>
  77
  78 //#include "spd_addr.h"
  79
  80 #define RC00  0
  81
  82 #define DIMM0 0x50
  83 #define DIMM1 0x51
  84 #define DIMM2 0x52
  85 #define DIMM3 0x53
  86
  87 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
  88 {
  89         struct sys_info *sysinfo = (struct sys_info *)(CONFIG_DCACHE_RAM_BASE + CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
  90         static const u8 spd_addr[] = {
  91                                 RC00, 0x52,  0x53,  0, 0, 0x50,  0x51,  0, 0,
  92                                 //RC00, DIMM2, DIMM3, 0, 0, DIMM0, DIMM1, 0, 0,
  93                         };
  94         u32 bsp_apicid = 0;
  95         u32 val;
  96         msr_t msr;
  97
  98         if (!cpu_init_detectedx && boot_cpu()) {
  99                 /* Nothing special needs to be done to find bus 0 */
 100                 /* Allow the HT devices to be found */
 101                 /* mov bsp to bus 0xff when > 8 nodes */
 102                 set_bsp_node_CHtExtNodeCfgEn();
 103                 enumerate_ht_chain();
 104
 105                 disable_pcie_bridge();
 106                 sb7xx_51xx_lpc_port80();
 107         }
 108
 109         post_code(0x30);
 110
 111         if (bist == 0) {
 112                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo); /* mmconf is inited in init_cpus */
 113                 /* All cores run this but the BSP(node0,core0) is the only core that returns. */
 114         }
 115
 116         post_code(0x32);
 117
 118         enable_sr5650_dev8();
 119         sb7xx_51xx_lpc_init();
 120
 121         sb7xx_51xx_enable_wideio(0, 0x1600);
 122
 123         wpcm450_enable_dev(WPCM450_SP1, 0x164E, CONFIG_TTYS0_BASE);
 124
 125         sb7xx_51xx_disable_wideio(0);
 126         uart_init();
 127
 128 #if CONFIG_USBDEBUG
 129         sb7xx_51xx_enable_usbdebug(CONFIG_USBDEBUG_DEFAULT_PORT);
 130         early_usbdebug_init();
 131 #endif
 132         console_init();
 133         printk(BIOS_DEBUG, "\n");
 134
 135 //      dump_mem(CONFIG_DCACHE_RAM_BASE+CONFIG_DCACHE_RAM_SIZE-0x200, CONFIG_DCACHE_RAM_BASE+CONFIG_DCACHE_RAM_SIZE);
 136
 137         /* Halt if there was a built in self test failure */
 138         report_bist_failure(bist);
 139
 140         // Load MPB
 141         val = cpuid_eax(1);
 142         printk(BIOS_DEBUG, "BSP Family_Model: %08x \n", val);
 143         printk(BIOS_DEBUG, "*sysinfo range: [%p,%p]\n",sysinfo,sysinfo+1);
 144         printk(BIOS_DEBUG, "bsp_apicid = %02x \n", bsp_apicid);
 145         printk(BIOS_DEBUG, "cpu_init_detectedx = %08lx \n", cpu_init_detectedx);
 146
 147         /* Setup sysinfo defaults */
 148         set_sysinfo_in_ram(0);
 149
 150 #if CONFIG_UPDATE_CPU_MICROCODE
 151         update_microcode(val);
 152 #endif
 153         post_code(0x33);
 154
 155         cpuSetAMDMSR();
 156         post_code(0x34);
 157
 158         /* TODO: The Kernel must support 12 processor, otherwise the interrupt
 159          * can not work correctly. */
 160         amd_ht_init(sysinfo);
 161         post_code(0x35);
 162
 163         /* Setup nodes PCI space and start core 0 AP init. */
 164         finalize_node_setup(sysinfo);
 165
 166         /* Setup any mainboard PCI settings etc. */
 167         setup_mb_resource_map();
 168         post_code(0x36);
 169
 170         /* wait for all the APs core0 started by finalize_node_setup. */
 171         /* FIXME: A bunch of cores are going to start output to serial at once.
 172            It would be nice to fixup prink spinlocks for ROM XIP mode.
 173            I think it could be done by putting the spinlock flag in the cache
 174            of the BSP located right after sysinfo.
 175          */
 176         wait_all_core0_started();
 177
 178 #if CONFIG_LOGICAL_CPUS==1
 179         /* Core0 on each node is configured. Now setup any additional cores. */
 180         printk(BIOS_DEBUG, "start_other_cores()\n");
 181         start_other_cores();
 182         post_code(0x37);
 183         wait_all_other_cores_started(bsp_apicid);
 184 #endif
 185
 186         post_code(0x38);
 187
 188         /* run _early_setup before soft-reset. */
 189         sr5650_early_setup();
 190         disable_pcie_bridge();
 191         sb7xx_51xx_early_setup();
 192
 193 #if CONFIG_SET_FIDVID
 194         msr = rdmsr(0xc0010071);
 195         printk(BIOS_DEBUG, "\nBegin FIDVID MSR 0xc0010071 0x%08x 0x%08x \n", msr.hi, msr.lo);
 196
 197         /* FIXME: The sb fid change may survive the warm reset and only
 198            need to be done once.*/
 199         enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 200
 201         post_code(0x39);
 202
 203         if (!warm_reset_detect(0)) {                    // BSP is node 0
 204                 init_fidvid_bsp(bsp_apicid, sysinfo->nodes);
 205         } else {
 206                 init_fidvid_stage2(bsp_apicid, 0);      // BSP is node 0
 207         }
 208
 209         post_code(0x3A);
 210
 211         /* show final fid and vid */
 212         msr=rdmsr(0xc0010071);
 213         printk(BIOS_DEBUG, "End FIDVIDMSR 0xc0010071 0x%08x 0x%08x \n", msr.hi, msr.lo);
 214 #endif
 215
 216         sr5650_htinit();
 217
 218         /* Reset for HT, FIDVID, PLL and errata changes to take affect. */
 219         if (!warm_reset_detect(0)) {
 220                 print_info("...WARM RESET...\n\n\n");
 221                 soft_reset();
 222                 die("After soft_reset_x - shouldn't see this message!!!\n");
 223         }
 224
 225         post_code(0x3B);
 226
 227         /* It's the time to set ctrl in sysinfo now; */
 228         printk(BIOS_DEBUG, "fill_mem_ctrl()\n");
 229         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 230
 231         post_code(0x40);
 232
 233
 234         printk(BIOS_DEBUG, "raminit_amdmct()\n");
 235         raminit_amdmct(sysinfo);
 236         post_code(0x41);
 237
 238 /*
 239         dump_pci_device_range(PCI_DEV(0, 0x18, 0), 0, 0x200);
 240         dump_pci_device_range(PCI_DEV(0, 0x18, 1), 0, 0x200);
 241         dump_pci_device_range(PCI_DEV(0, 0x18, 2), 0, 0x200);
 242         dump_pci_device_range(PCI_DEV(0, 0x18, 3), 0, 0x200);
 243 */
 244
 245 //      ram_check(0x00200000, 0x00200000 + (640 * 1024));
 246 //      ram_check(0x40200000, 0x40200000 + (640 * 1024));
 247
 248 //      die("After MCT init before CAR disabled.");
 249
 250         sr5650_before_pci_init();
 251         sb7xx_51xx_before_pci_init();
 252
 253         post_code(0x42);
 254         post_cache_as_ram();    // BSP switch stack to ram, copy then execute LB.
 255         post_code(0x43);        // Should never see this post code.
 256 }
 257
 258 /**
 259  * BOOL AMD_CB_ManualBUIDSwapList(u8 Node, u8 Link, u8 **List)
 260  * Description:
 261  *      This routine is called every time a non-coherent chain is processed.
 262  *      BUID assignment may be controlled explicitly on a non-coherent chain. Provide a
 263  *      swap list. The first part of the list controls the BUID assignment and the
 264  *      second part of the list provides the device to device linking.  Device orientation
 265  *      can be detected automatically, or explicitly.  See documentation for more details.
 266  *
 267  *      Automatic non-coherent init assigns BUIDs starting at 1 and incrementing sequentially
 268  *      based on each device's unit count.
 269  *
 270  * Parameters:
 271  *      @param[in]  u8  node    = The node on which this chain is located
 272  *      @param[in]  u8  link    = The link on the host for this chain
 273  *      @param[out] u8** list   = supply a pointer to a list
 274  *      @param[out] BOOL result = true to use a manual list
 275  *                                false to initialize the link automatically
 276  */
 277 BOOL AMD_CB_ManualBUIDSwapList (u8 node, u8 link, const u8 **List)
 278 {
 279         static const u8 swaplist[] = { 0xFF, CONFIG_HT_CHAIN_UNITID_BASE, CONFIG_HT_CHAIN_END_UNITID_BASE, 0xFF };
 280         /* If the BUID was adjusted in early_ht we need to do the manual override */
 281         if ((CONFIG_HT_CHAIN_UNITID_BASE != 0) && (CONFIG_HT_CHAIN_END_UNITID_BASE != 0)) {
 282                 printk(BIOS_DEBUG, "AMD_CB_ManualBUIDSwapList()\n");
 283                 if ((node == 0) && (link == 0)) {       /* BSP SB link */
 284                         *List = swaplist;
 285                         return 1;
 286                 }
 287         }
 288
 289         return 0;
 290 }