src/mainboard/supermicro/h8qme_fam10/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007 AMD
   5  * Written by Yinghai Lu <yinghailu@amd.com> for AMD.
   6  *
   7  * This program is free software; you can redistribute it and/or modify
   8  * it under the terms of the GNU General Public License as published by
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  11  *
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  16  *
  17  * You should have received a copy of the GNU General Public License
  18  * along with this program; if not, write to the Free Software
  19  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  20  */
  21
  22 #define RAMINIT_SYSINFO 1
  23
  24 #define FAM10_SCAN_PCI_BUS 0
  25 #define FAM10_ALLOCATE_IO_RANGE 1
  26
  27 #define QRANK_DIMM_SUPPORT 1
  28
  29 #if CONFIG_LOGICAL_CPUS==1
  30 #define SET_NB_CFG_54 1
  31 #endif
  32
  33 #define SET_FIDVID 1
  34 #define SET_FIDVID_CORE_RANGE 0
  35
  36 #include <stdint.h>
  37 #include <string.h>
  38 #include <device/pci_def.h>
  39 #include <device/pci_ids.h>
  40 #include <arch/io.h>
  41 #include <device/pnp_def.h>
  42 #include <arch/romcc_io.h>
  43 #include <cpu/x86/lapic.h>
  44 #include "option_table.h"
  45
  46 #include <console/console.h>
  47 #include "lib/ramtest.c"
  48
  49 #include <cpu/amd/model_10xxx_rev.h>
  50
  51 // for enable the FAN
  52 #include "southbridge/nvidia/mcp55/mcp55_early_smbus.c"
  53 #include "northbridge/amd/amdfam10/raminit.h"
  54 #include "northbridge/amd/amdfam10/amdfam10.h"
  55 #include "cpu/amd/model_10xxx/apic_timer.c"
  56 #include "lib/delay.c"
  57 #include "cpu/x86/lapic/boot_cpu.c"
  58 #include "northbridge/amd/amdfam10/reset_test.c"
  59 #include "superio/winbond/w83627hf/w83627hf_early_serial.c"
  60 #include "superio/winbond/w83627hf/w83627hf_early_init.c"
  61
  62 #include "cpu/x86/bist.h"
  63
  64 #include "northbridge/amd/amdfam10/debug.c"
  65
  66 #include "cpu/x86/mtrr/earlymtrr.c"
  67
  68 #include "northbridge/amd/amdfam10/setup_resource_map.c"
  69
  70 #define SERIAL_DEV PNP_DEV(0x2e, W83627HF_SP1)
  71
  72 #include "southbridge/nvidia/mcp55/mcp55_early_ctrl.c"
  73
  74 static inline void activate_spd_rom(const struct mem_controller *ctrl)
  75 {
  76 #define SMBUS_SWITCH1 0x70
  77 #define SMBUS_SWITCH2 0x72
  78         smbus_send_byte(SMBUS_SWITCH1, 5 & 0x0f);
  79         smbus_send_byte(SMBUS_SWITCH2, (5 >> 4) & 0x0f);
  80 }
  81
  82 static inline int spd_read_byte(unsigned device, unsigned address)
  83 {
  84         return smbus_read_byte(device, address);
  85 }
  86
  87 #include "northbridge/amd/amdfam10/amdfam10.h"
  88
  89 #include "northbridge/amd/amdfam10/raminit_sysinfo_in_ram.c"
  90 #include "northbridge/amd/amdfam10/amdfam10_pci.c"
  91
  92 #include "resourcemap.c"
  93
  94 #include "cpu/amd/quadcore/quadcore.c"
  95
  96 #define MCP55_NUM 1
  97 #define MCP55_USE_NIC 0
  98 #define MCP55_USE_AZA 0
  99
 100 #define MCP55_PCI_E_X_0 4
 101
 102 #include "southbridge/nvidia/mcp55/mcp55_early_setup_ss.h"
 103 #include "southbridge/nvidia/mcp55/mcp55_early_setup_car.c"
 104
 105
 106
 107 #include "cpu/amd/car/post_cache_as_ram.c"
 108
 109 #include "cpu/amd/microcode/microcode.c"
 110 #include "cpu/amd/model_10xxx/update_microcode.c"
 111 #include "cpu/amd/model_10xxx/init_cpus.c"
 112
 113
 114 #include "southbridge/nvidia/mcp55/mcp55_enable_rom.c"
 115 #include "northbridge/amd/amdfam10/early_ht.c"
 116
 117 static void sio_setup(void)
 118 {
 119         uint32_t dword;
 120         uint8_t byte;
 121         enable_smbus();
 122 //      smbusx_write_byte(1, (0x58>>1), 0, 0x80); /* select bank0 */
 123         smbusx_write_byte(1, (0x58>>1), 0xb1, 0xff); /* set FAN ctrl to DC mode */
 124
 125         byte = pci_read_config8(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0x7b);
 126         byte |= 0x20;
 127         pci_write_config8(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0x7b, byte);
 128
 129         dword = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa0);
 130         dword |= (1<<0);
 131         pci_write_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa0, dword);
 132
 133         dword = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa4);
 134         dword |= (1<<16);
 135         pci_write_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa4, dword);
 136
 137 }
 138
 139 #include "spd_addr.h"
 140
 141 #define GPIO1_DEV PNP_DEV(0x2e, W83627HF_GAME_MIDI_GPIO1)
 142 #define GPIO2_DEV PNP_DEV(0x2e, W83627HF_GPIO2)
 143 #define GPIO3_DEV PNP_DEV(0x2e, W83627HF_GPIO3)
 144 static void write_GPIO(void)
 145 {
 146         pnp_enter_ext_func_mode(GPIO1_DEV);
 147         pnp_set_logical_device(GPIO1_DEV);
 148         pnp_write_config(GPIO1_DEV, 0x30, 0x01);
 149         pnp_write_config(GPIO1_DEV, 0x60, 0x00);
 150         pnp_write_config(GPIO1_DEV, 0x61, 0x00);
 151         pnp_write_config(GPIO1_DEV, 0x62, 0x00);
 152         pnp_write_config(GPIO1_DEV, 0x63, 0x00);
 153         pnp_write_config(GPIO1_DEV, 0x70, 0x00);
 154         pnp_write_config(GPIO1_DEV, 0xf0, 0xff);
 155         pnp_write_config(GPIO1_DEV, 0xf1, 0xff);
 156         pnp_write_config(GPIO1_DEV, 0xf2, 0x00);
 157         pnp_exit_ext_func_mode(GPIO1_DEV);
 158
 159         pnp_enter_ext_func_mode(GPIO2_DEV);
 160         pnp_set_logical_device(GPIO2_DEV);
 161         pnp_write_config(GPIO2_DEV, 0x30, 0x01);
 162         pnp_write_config(GPIO2_DEV, 0xf0, 0xef);
 163         pnp_write_config(GPIO2_DEV, 0xf1, 0xff);
 164         pnp_write_config(GPIO2_DEV, 0xf2, 0x00);
 165         pnp_write_config(GPIO2_DEV, 0xf3, 0x00);
 166         pnp_write_config(GPIO2_DEV, 0xf5, 0x48);
 167         pnp_write_config(GPIO2_DEV, 0xf6, 0x00);
 168         pnp_write_config(GPIO2_DEV, 0xf7, 0xc0);
 169         pnp_exit_ext_func_mode(GPIO2_DEV);
 170
 171         pnp_enter_ext_func_mode(GPIO3_DEV);
 172         pnp_set_logical_device(GPIO3_DEV);
 173         pnp_write_config(GPIO3_DEV, 0x30, 0x00);
 174         pnp_write_config(GPIO3_DEV, 0xf0, 0xff);
 175         pnp_write_config(GPIO3_DEV, 0xf1, 0xff);
 176         pnp_write_config(GPIO3_DEV, 0xf2, 0xff);
 177         pnp_write_config(GPIO3_DEV, 0xf3, 0x40);
 178         pnp_exit_ext_func_mode(GPIO3_DEV);
 179 }
 180
 181 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 182 {
 183   struct sys_info *sysinfo = (struct sys_info *)(CONFIG_DCACHE_RAM_BASE + CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 184
 185         u32 bsp_apicid = 0;
 186         u32 val;
 187         u32 wants_reset;
 188         msr_t msr;
 189
 190         if (!cpu_init_detectedx && boot_cpu()) {
 191                 /* Nothing special needs to be done to find bus 0 */
 192                 /* Allow the HT devices to be found */
 193
 194                 set_bsp_node_CHtExtNodeCfgEn();
 195                 enumerate_ht_chain();
 196
 197                 sio_setup();
 198
 199                 /* Setup the mcp55 */
 200                 mcp55_enable_rom();
 201         }
 202
 203   post_code(0x30);
 204
 205         if (bist == 0) {
 206                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo);
 207         }
 208
 209   post_code(0x32);
 210
 211         pnp_enter_ext_func_mode(SERIAL_DEV);
 212         pnp_write_config(SERIAL_DEV, 0x24, 0x84 | (1 << 6));
 213         w83627hf_enable_dev(SERIAL_DEV, CONFIG_TTYS0_BASE);
 214         pnp_exit_ext_func_mode(SERIAL_DEV);
 215
 216         uart_init();
 217         console_init();
 218         write_GPIO();
 219         printk(BIOS_DEBUG, "\n");
 220
 221         /* Halt if there was a built in self test failure */
 222         report_bist_failure(bist);
 223
 224  val = cpuid_eax(1);
 225  printk(BIOS_DEBUG, "BSP Family_Model: %08x \n", val);
 226  printk(BIOS_DEBUG, "*sysinfo range: [%p,%p]\n",sysinfo,sysinfo+1);
 227  printk(BIOS_DEBUG, "bsp_apicid = %02x \n", bsp_apicid);
 228  printk(BIOS_DEBUG, "cpu_init_detectedx = %08lx \n", cpu_init_detectedx);
 229
 230  /* Setup sysinfo defaults */
 231  set_sysinfo_in_ram(0);
 232
 233  update_microcode(val);
 234  post_code(0x33);
 235
 236  cpuSetAMDMSR();
 237  post_code(0x34);
 238
 239  amd_ht_init(sysinfo);
 240  post_code(0x35);
 241
 242  /* Setup nodes PCI space and start core 0 AP init. */
 243  finalize_node_setup(sysinfo);
 244
 245  /* Setup any mainboard PCI settings etc. */
 246  setup_mb_resource_map();
 247  post_code(0x36);
 248
 249  /* wait for all the APs core0 started by finalize_node_setup. */
 250  /* FIXME: A bunch of cores are going to start output to serial at once.
 251   * It would be nice to fixup prink spinlocks for ROM XIP mode.
 252   * I think it could be done by putting the spinlock flag in the cache
 253   * of the BSP located right after sysinfo.
 254   */
 255
 256         wait_all_core0_started();
 257 #if CONFIG_LOGICAL_CPUS==1
 258  /* Core0 on each node is configured. Now setup any additional cores. */
 259  printk(BIOS_DEBUG, "start_other_cores()\n");
 260         start_other_cores();
 261  post_code(0x37);
 262         wait_all_other_cores_started(bsp_apicid);
 263 #endif
 264
 265  post_code(0x38);
 266
 267 #if SET_FIDVID == 1
 268  msr = rdmsr(0xc0010071);
 269  printk(BIOS_DEBUG, "\nBegin FIDVID MSR 0xc0010071 0x%08x 0x%08x \n", msr.hi, msr.lo);
 270
 271  /* FIXME: The sb fid change may survive the warm reset and only
 272   * need to be done once.*/
 273
 274         enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 275  post_code(0x39);
 276
 277  if (!warm_reset_detect(0)) {      // BSP is node 0
 278    init_fidvid_bsp(bsp_apicid, sysinfo->nodes);
 279  } else {
 280    init_fidvid_stage2(bsp_apicid, 0);  // BSP is node 0
 281         }
 282
 283  post_code(0x3A);
 284
 285  /* show final fid and vid */
 286  msr=rdmsr(0xc0010071);
 287  printk(BIOS_DEBUG, "End FIDVIDMSR 0xc0010071 0x%08x 0x%08x \n", msr.hi, msr.lo);
 288 #endif
 289
 290         init_timer(); // Need to use TMICT to synconize FID/VID
 291
 292  wants_reset = mcp55_early_setup_x();
 293
 294  /* Reset for HT, FIDVID, PLL and errata changes to take affect. */
 295  if (!warm_reset_detect(0)) {
 296    print_info("...WARM RESET...\n\n\n");
 297                 soft_reset();
 298    die("After soft_reset_x - shouldn't see this message!!!\n");
 299         }
 300
 301  if (wants_reset)
 302    printk(BIOS_DEBUG, "mcp55_early_setup_x wanted additional reset!\n");
 303
 304  post_code(0x3B);
 305
 306 /* It's the time to set ctrl in sysinfo now; */
 307 printk(BIOS_DEBUG, "fill_mem_ctrl()\n");
 308 fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 309
 310 post_code(0x3D);
 311
 312 //printk(BIOS_DEBUG, "enable_smbus()\n");
 313 //        enable_smbus(); /* enable in sio_setup */
 314
 315 post_code(0x40);
 316
 317  printk(BIOS_DEBUG, "raminit_amdmct()\n");
 318  raminit_amdmct(sysinfo);
 319  post_code(0x41);
 320
 321 // printk(BIOS_DEBUG, "\n*** Yes, the copy/decompress is taking a while, FIXME!\n");
 322  post_cache_as_ram();  // BSP switch stack to ram, copy then execute LB.
 323  post_code(0x42);  // Should never see this post code.
 324
 325 }
 326