src/mainboard/supermicro/h8dmr_fam10/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007 AMD
   5  * Written by Yinghai Lu <yinghailu@amd.com> for AMD.
   6  *
   7  * This program is free software; you can redistribute it and/or modify
   8  * it under the terms of the GNU General Public License as published by
   9  * the Free Software Foundation; either version 2 of the License, or
  10  * (at your option) any later version.
  11  *
  12  * This program is distributed in the hope that it will be useful,
  13  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  14  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  15  * GNU General Public License for more details.
  16  *
  17  * You should have received a copy of the GNU General Public License
  18  * along with this program; if not, write to the Free Software
  19  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  20  */
  21
  22 #define ASSEMBLY 1
  23 #define __PRE_RAM__
  24
  25 #define RAMINIT_SYSINFO 1
  26
  27 #define FAM10_SCAN_PCI_BUS 0
  28 #define FAM10_ALLOCATE_IO_RANGE 1
  29
  30 #define QRANK_DIMM_SUPPORT 1
  31
  32 #if CONFIG_LOGICAL_CPUS==1
  33 #define SET_NB_CFG_54 1
  34 #endif
  35
  36 #define FAM10_SET_FIDVID 1
  37 #define FAM10_SET_FIDVID_CORE_RANGE 0
  38
  39 #include <stdint.h>
  40 #include <string.h>
  41 #include <device/pci_def.h>
  42 #include <device/pci_ids.h>
  43 #include <arch/io.h>
  44 #include <device/pnp_def.h>
  45 #include <arch/romcc_io.h>
  46 #include <cpu/x86/lapic.h>
  47 #include "option_table.h"
  48 #include "pc80/mc146818rtc_early.c"
  49
  50 // for enable the FAN
  51 #include "southbridge/nvidia/mcp55/mcp55_early_smbus.c"
  52
  53 static void post_code(u8 value) {
  54         outb(value, 0x80);
  55 }
  56
  57 #if CONFIG_USE_FAILOVER_IMAGE==0
  58 #include "pc80/serial.c"
  59 #include "arch/i386/lib/console.c"
  60 #include "lib/ramtest.c"
  61
  62 #include <cpu/amd/model_10xxx_rev.h>
  63
  64 //#include "southbridge/nvidia/mcp55/mcp55_early_smbus.c"
  65 #include "northbridge/amd/amdfam10/raminit.h"
  66 #include "northbridge/amd/amdfam10/amdfam10.h"
  67
  68 #endif
  69
  70 #include "cpu/x86/lapic/boot_cpu.c"
  71 #include "northbridge/amd/amdfam10/reset_test.c"
  72 #include "superio/winbond/w83627hf/w83627hf_early_serial.c"
  73 #include "superio/winbond/w83627hf/w83627hf_early_init.c"
  74
  75 #if CONFIG_USE_FAILOVER_IMAGE==0
  76
  77 #include "cpu/x86/bist.h"
  78
  79 #include "northbridge/amd/amdfam10/debug.c"
  80
  81 #include "cpu/amd/mtrr/amd_earlymtrr.c"
  82
  83
  84 #include "northbridge/amd/amdfam10/setup_resource_map.c"
  85
  86 #define SERIAL_DEV PNP_DEV(0x2e, W83627HF_SP1)
  87
  88 #include "southbridge/nvidia/mcp55/mcp55_early_ctrl.c"
  89
  90 static void memreset_setup(void)
  91 {
  92 }
  93
  94 static void memreset(int controllers, const struct mem_controller *ctrl)
  95 {
  96 }
  97
  98 static inline void activate_spd_rom(const struct mem_controller *ctrl)
  99 {
 100         /* nothing to do */
 101 }
 102
 103 static inline int spd_read_byte(unsigned device, unsigned address)
 104 {
 105         return smbus_read_byte(device, address);
 106 }
 107
 108 #include "northbridge/amd/amdfam10/amdfam10.h"
 109 #include "northbridge/amd/amdht/ht_wrapper.c"
 110
 111 #include "northbridge/amd/amdfam10/raminit_sysinfo_in_ram.c"
 112 #include "northbridge/amd/amdfam10/raminit_amdmct.c"
 113 #include "northbridge/amd/amdfam10/amdfam10_pci.c"
 114
 115 #include "resourcemap.c"
 116
 117 #include "cpu/amd/quadcore/quadcore.c"
 118
 119 #define MCP55_NUM 1
 120 #define MCP55_USE_NIC 1
 121 #define MCP55_USE_AZA 1
 122
 123 #define MCP55_PCI_E_X_0 4
 124
 125 #include "southbridge/nvidia/mcp55/mcp55_early_setup_ss.h"
 126 #include "southbridge/nvidia/mcp55/mcp55_early_setup_car.c"
 127
 128 #include "cpu/amd/car/copy_and_run.c"
 129
 130 #include "cpu/amd/car/post_cache_as_ram.c"
 131
 132 #include "cpu/amd/model_10xxx/init_cpus.c"
 133
 134 #include "cpu/amd/model_10xxx/fidvid.c"
 135
 136 #endif
 137
 138 #if ((CONFIG_HAVE_FAILOVER_BOOT==1) && (CONFIG_USE_FAILOVER_IMAGE == 1)) || ((CONFIG_HAVE_FAILOVER_BOOT==0) && (CONFIG_USE_FALLBACK_IMAGE == 1))
 139
 140 #include "southbridge/nvidia/mcp55/mcp55_enable_rom.c"
 141 #include "northbridge/amd/amdfam10/early_ht.c"
 142
 143
 144 static void sio_setup(void)
 145 {
 146
 147         unsigned value;
 148         uint32_t dword;
 149         uint8_t byte;
 150         enable_smbus();
 151 //      smbusx_write_byte(1, (0x58>>1), 0, 0x80); /* select bank0 */
 152         smbusx_write_byte(1, (0x58>>1), 0xb1, 0xff); /* set FAN ctrl to DC mode */
 153
 154         byte = pci_read_config8(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0x7b);
 155         byte |= 0x20;
 156         pci_write_config8(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0x7b, byte);
 157
 158         dword = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa0);
 159         dword |= (1<<0);
 160         pci_write_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa0, dword);
 161
 162         dword = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa4);
 163         dword |= (1<<16);
 164         pci_write_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa4, dword);
 165
 166 }
 167
 168 void failover_process(unsigned long bist, unsigned long cpu_init_detectedx)
 169 {
 170         unsigned last_boot_normal_x = last_boot_normal();
 171
 172         /* Is this a cpu only reset? or Is this a secondary cpu? */
 173         if ((cpu_init_detectedx) || (!boot_cpu())) {
 174                 if (last_boot_normal_x) {
 175                         goto normal_image;
 176                 } else {
 177                         goto fallback_image;
 178                 }
 179         }
 180
 181         /* Nothing special needs to be done to find bus 0 */
 182         /* Allow the HT devices to be found */
 183
 184         set_bsp_node_CHtExtNodeCfgEn();
 185         enumerate_ht_chain();
 186
 187         sio_setup();
 188
 189         /* Setup the mcp55 */
 190         mcp55_enable_rom();
 191
 192         /* Is this a deliberate reset by the bios */
 193         if (bios_reset_detected() && last_boot_normal_x) {
 194                 goto normal_image;
 195         }
 196         /* This is the primary cpu how should I boot? */
 197         else if (do_normal_boot()) {
 198                 goto normal_image;
 199         }
 200         else {
 201                 goto fallback_image;
 202         }
 203  normal_image:
 204         __asm__ volatile ("jmp __normal_image"
 205                 : /* outputs */
 206                 : "a" (bist), "b" (cpu_init_detectedx) /* inputs */
 207                 );
 208
 209  fallback_image:
 210 #if CONFIG_HAVE_FAILOVER_BOOT==1
 211         __asm__ volatile ("jmp __fallback_image"
 212                 : /* outputs */
 213                 : "a" (bist), "b" (cpu_init_detectedx) /* inputs */
 214                 )
 215 #endif
 216         ;
 217 }
 218 #endif
 219 void real_main(unsigned long bist, unsigned long cpu_init_detectedx);
 220
 221 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 222 {
 223 #if CONFIG_HAVE_FAILOVER_BOOT==1
 224     #if CONFIG_USE_FAILOVER_IMAGE==1
 225         failover_process(bist, cpu_init_detectedx);
 226     #else
 227         real_main(bist, cpu_init_detectedx);
 228     #endif
 229 #else
 230     #if CONFIG_USE_FALLBACK_IMAGE == 1
 231         failover_process(bist, cpu_init_detectedx);
 232     #endif
 233         real_main(bist, cpu_init_detectedx);
 234 #endif
 235 }
 236
 237 #if CONFIG_USE_FAILOVER_IMAGE==0
 238 #include "spd_addr.h"
 239 #include "cpu/amd/microcode/microcode.c"
 240 #include "cpu/amd/model_10xxx/update_microcode.c"
 241
 242 void real_main(unsigned long bist, unsigned long cpu_init_detectedx)
 243 {
 244   struct sys_info *sysinfo = (struct sys_info *)(CONFIG_DCACHE_RAM_BASE + CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 245
 246         u32 bsp_apicid = 0;
 247         u32 val;
 248         u32 wants_reset;
 249         msr_t msr;
 250
 251   post_code(0x30);
 252
 253         if (bist == 0) {
 254                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo);
 255         }
 256
 257   post_code(0x32);
 258
 259         pnp_enter_ext_func_mode(SERIAL_DEV);
 260         pnp_write_config(SERIAL_DEV, 0x24, 0x84 | (1 << 6));
 261         w83627hf_enable_dev(SERIAL_DEV, CONFIG_TTYS0_BASE);
 262         pnp_exit_ext_func_mode(SERIAL_DEV);
 263
 264         uart_init();
 265         console_init();
 266   printk_debug("\n");
 267
 268
 269         /* Halt if there was a built in self test failure */
 270         report_bist_failure(bist);
 271
 272  val = cpuid_eax(1);
 273  printk_debug("BSP Family_Model: %08x \n", val);
 274  printk_debug("*sysinfo range: ["); print_debug_hex32((u32)sysinfo); print_debug(","); print_debug_hex32((u32)sysinfo+sizeof(struct sys_info)); print_debug("]\n");
 275  printk_debug("bsp_apicid = %02x \n", bsp_apicid);
 276  printk_debug("cpu_init_detectedx = %08x \n", cpu_init_detectedx);
 277
 278  /* Setup sysinfo defaults */
 279  set_sysinfo_in_ram(0);
 280
 281  update_microcode(val);
 282  post_code(0x33);
 283
 284  cpuSetAMDMSR();
 285  post_code(0x34);
 286
 287  amd_ht_init(sysinfo);
 288  post_code(0x35);
 289
 290  /* Setup nodes PCI space and start core 0 AP init. */
 291  finalize_node_setup(sysinfo);
 292
 293  /* Setup any mainboard PCI settings etc. */
 294  setup_mb_resource_map();
 295  post_code(0x36);
 296
 297  /* wait for all the APs core0 started by finalize_node_setup. */
 298  /* FIXME: A bunch of cores are going to start output to serial at once.
 299   * It would be nice to fixup prink spinlocks for ROM XIP mode.
 300   * I think it could be done by putting the spinlock flag in the cache
 301   * of the BSP located right after sysinfo.
 302   */
 303
 304         wait_all_core0_started();
 305 #if CONFIG_LOGICAL_CPUS==1
 306  /* Core0 on each node is configured. Now setup any additional cores. */
 307  printk_debug("start_other_cores()\n");
 308         start_other_cores();
 309  post_code(0x37);
 310         wait_all_other_cores_started(bsp_apicid);
 311 #endif
 312
 313  post_code(0x38);
 314
 315 #if FAM10_SET_FIDVID == 1
 316  msr = rdmsr(0xc0010071);
 317  printk_debug("\nBegin FIDVID MSR 0xc0010071 0x%08x 0x%08x \n", msr.hi, msr.lo);
 318
 319  /* FIXME: The sb fid change may survive the warm reset and only
 320   * need to be done once.*/
 321
 322         enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 323  post_code(0x39);
 324
 325  if (!warm_reset_detect(0)) {      // BSP is node 0
 326    init_fidvid_bsp(bsp_apicid, sysinfo->nodes);
 327  } else {
 328    init_fidvid_stage2(bsp_apicid, 0);  // BSP is node 0
 329         }
 330
 331  post_code(0x3A);
 332
 333  /* show final fid and vid */
 334  msr=rdmsr(0xc0010071);
 335  printk_debug("End FIDVIDMSR 0xc0010071 0x%08x 0x%08x \n", msr.hi, msr.lo);
 336 #endif
 337
 338  wants_reset = mcp55_early_setup_x();
 339
 340  /* Reset for HT, FIDVID, PLL and errata changes to take affect. */
 341  if (!warm_reset_detect(0)) {
 342    print_info("...WARM RESET...\n\n\n");
 343                 soft_reset();
 344    die("After soft_reset_x - shouldn't see this message!!!\n");
 345         }
 346
 347  if (wants_reset)
 348    printk_debug("mcp55_early_setup_x wanted additional reset!\n");
 349
 350  post_code(0x3B);
 351
 352 /* It's the time to set ctrl in sysinfo now; */
 353 printk_debug("fill_mem_ctrl()\n");
 354 fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 355
 356 post_code(0x3D);
 357
 358 //printk_debug("enable_smbus()\n");
 359 //        enable_smbus(); /* enable in sio_setup */
 360
 361 post_code(0x3E);
 362
 363         memreset_setup();
 364
 365 post_code(0x40);
 366
 367
 368  printk_debug("raminit_amdmct()\n");
 369  raminit_amdmct(sysinfo);
 370  post_code(0x41);
 371
 372 // printk_debug("\n*** Yes, the copy/decompress is taking a while, FIXME!\n");
 373  post_cache_as_ram();  // BSP switch stack to ram, copy then execute LB.
 374  post_code(0x42);  // Should never see this post code.
 375
 376 }
 377
 378
 379 #endif