src/mainboard/supermicro/h8dmr_fam10/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007 AMD
   5  * Written by Yinghai Lu <yinghailu@amd.com> for AMD.
   6  *
   7  * This program is free software; you can redistribute it and/or modify
   8  * it under the terms of the GNU General Public License as published by
   9  * the Free Software Foundation; either version 2 of the License, or
  10  * (at your option) any later version.
  11  *
  12  * This program is distributed in the hope that it will be useful,
  13  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  14  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  15  * GNU General Public License for more details.
  16  *
  17  * You should have received a copy of the GNU General Public License
  18  * along with this program; if not, write to the Free Software
  19  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  20  */
  21
  22 #define ASSEMBLY 1
  23 #define __PRE_RAM__
  24
  25 #define RAMINIT_SYSINFO 1
  26
  27 #define FAM10_SCAN_PCI_BUS 0
  28 #define FAM10_ALLOCATE_IO_RANGE 1
  29
  30 #define QRANK_DIMM_SUPPORT 1
  31
  32 #if CONFIG_LOGICAL_CPUS==1
  33 #define SET_NB_CFG_54 1
  34 #endif
  35
  36 #define FAM10_SET_FIDVID 1
  37 #define FAM10_SET_FIDVID_CORE_RANGE 0
  38
  39 #include <stdint.h>
  40 #include <string.h>
  41 #include <device/pci_def.h>
  42 #include <device/pci_ids.h>
  43 #include <arch/io.h>
  44 #include <device/pnp_def.h>
  45 #include <arch/romcc_io.h>
  46 #include <cpu/x86/lapic.h>
  47 #include "option_table.h"
  48 #include "pc80/mc146818rtc_early.c"
  49
  50 // for enable the FAN
  51 #include "southbridge/nvidia/mcp55/mcp55_early_smbus.c"
  52 #include "pc80/serial.c"
  53 #include "arch/i386/lib/console.c"
  54 #include "lib/ramtest.c"
  55
  56 #include <cpu/amd/model_10xxx_rev.h>
  57
  58 //#include "southbridge/nvidia/mcp55/mcp55_early_smbus.c"
  59 #include "northbridge/amd/amdfam10/raminit.h"
  60 #include "northbridge/amd/amdfam10/amdfam10.h"
  61
  62 #include "cpu/x86/lapic/boot_cpu.c"
  63 #include "northbridge/amd/amdfam10/reset_test.c"
  64 #include "superio/winbond/w83627hf/w83627hf_early_serial.c"
  65 #include "superio/winbond/w83627hf/w83627hf_early_init.c"
  66
  67 #include "cpu/x86/bist.h"
  68
  69 #include "northbridge/amd/amdfam10/debug.c"
  70
  71 #include "cpu/amd/mtrr/amd_earlymtrr.c"
  72
  73
  74 #include "northbridge/amd/amdfam10/setup_resource_map.c"
  75
  76 #define SERIAL_DEV PNP_DEV(0x2e, W83627HF_SP1)
  77
  78 #include "southbridge/nvidia/mcp55/mcp55_early_ctrl.c"
  79
  80 static void memreset_setup(void)
  81 {
  82 }
  83
  84 static void memreset(int controllers, const struct mem_controller *ctrl)
  85 {
  86 }
  87
  88 static inline void activate_spd_rom(const struct mem_controller *ctrl)
  89 {
  90         /* nothing to do */
  91 }
  92
  93 static inline int spd_read_byte(unsigned device, unsigned address)
  94 {
  95         return smbus_read_byte(device, address);
  96 }
  97
  98 #include "northbridge/amd/amdfam10/amdfam10.h"
  99 #include "northbridge/amd/amdht/ht_wrapper.c"
 100
 101 #include "northbridge/amd/amdfam10/raminit_sysinfo_in_ram.c"
 102 #include "northbridge/amd/amdfam10/raminit_amdmct.c"
 103 #include "northbridge/amd/amdfam10/amdfam10_pci.c"
 104
 105 #include "resourcemap.c"
 106
 107 #include "cpu/amd/quadcore/quadcore.c"
 108
 109 #define MCP55_NUM 1
 110 #define MCP55_USE_NIC 1
 111 #define MCP55_USE_AZA 1
 112
 113 #define MCP55_PCI_E_X_0 4
 114
 115 #include "southbridge/nvidia/mcp55/mcp55_early_setup_ss.h"
 116 #include "southbridge/nvidia/mcp55/mcp55_early_setup_car.c"
 117
 118 #include "cpu/amd/car/copy_and_run.c"
 119
 120 #include "cpu/amd/car/post_cache_as_ram.c"
 121
 122 #include "cpu/amd/model_10xxx/init_cpus.c"
 123
 124 #include "cpu/amd/model_10xxx/fidvid.c"
 125
 126 #include "southbridge/nvidia/mcp55/mcp55_enable_rom.c"
 127 #include "northbridge/amd/amdfam10/early_ht.c"
 128
 129
 130 static void sio_setup(void)
 131 {
 132
 133         unsigned value;
 134         uint32_t dword;
 135         uint8_t byte;
 136         enable_smbus();
 137 //      smbusx_write_byte(1, (0x58>>1), 0, 0x80); /* select bank0 */
 138         smbusx_write_byte(1, (0x58>>1), 0xb1, 0xff); /* set FAN ctrl to DC mode */
 139
 140         byte = pci_read_config8(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0x7b);
 141         byte |= 0x20;
 142         pci_write_config8(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0x7b, byte);
 143
 144         dword = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa0);
 145         dword |= (1<<0);
 146         pci_write_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa0, dword);
 147
 148         dword = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa4);
 149         dword |= (1<<16);
 150         pci_write_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa4, dword);
 151
 152 }
 153
 154 #include "spd_addr.h"
 155 #include "cpu/amd/microcode/microcode.c"
 156 #include "cpu/amd/model_10xxx/update_microcode.c"
 157
 158 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 159 {
 160   struct sys_info *sysinfo = (struct sys_info *)(CONFIG_DCACHE_RAM_BASE + CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 161
 162         u32 bsp_apicid = 0;
 163         u32 val;
 164         u32 wants_reset;
 165         msr_t msr;
 166
 167         if (!cpu_init_detectedx && boot_cpu()) {
 168                 /* Nothing special needs to be done to find bus 0 */
 169                 /* Allow the HT devices to be found */
 170
 171                 set_bsp_node_CHtExtNodeCfgEn();
 172                 enumerate_ht_chain();
 173
 174                 sio_setup();
 175
 176                 /* Setup the mcp55 */
 177                 mcp55_enable_rom();
 178         }
 179
 180   post_code(0x30);
 181
 182         if (bist == 0) {
 183                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo);
 184         }
 185
 186   post_code(0x32);
 187
 188         pnp_enter_ext_func_mode(SERIAL_DEV);
 189         pnp_write_config(SERIAL_DEV, 0x24, 0x84 | (1 << 6));
 190         w83627hf_enable_dev(SERIAL_DEV, CONFIG_TTYS0_BASE);
 191         pnp_exit_ext_func_mode(SERIAL_DEV);
 192
 193         uart_init();
 194         console_init();
 195   printk(BIOS_DEBUG, "\n");
 196
 197
 198         /* Halt if there was a built in self test failure */
 199         report_bist_failure(bist);
 200
 201  val = cpuid_eax(1);
 202  printk(BIOS_DEBUG, "BSP Family_Model: %08x \n", val);
 203  printk(BIOS_DEBUG, "*sysinfo range: [%p,%p]\n",sysinfo,sysinfo+1);
 204  printk(BIOS_DEBUG, "bsp_apicid = %02x \n", bsp_apicid);
 205  printk(BIOS_DEBUG, "cpu_init_detectedx = %08lx \n", cpu_init_detectedx);
 206
 207  /* Setup sysinfo defaults */
 208  set_sysinfo_in_ram(0);
 209
 210  update_microcode(val);
 211  post_code(0x33);
 212
 213  cpuSetAMDMSR();
 214  post_code(0x34);
 215
 216  amd_ht_init(sysinfo);
 217  post_code(0x35);
 218
 219  /* Setup nodes PCI space and start core 0 AP init. */
 220  finalize_node_setup(sysinfo);
 221
 222  /* Setup any mainboard PCI settings etc. */
 223  setup_mb_resource_map();
 224  post_code(0x36);
 225
 226  /* wait for all the APs core0 started by finalize_node_setup. */
 227  /* FIXME: A bunch of cores are going to start output to serial at once.
 228   * It would be nice to fixup prink spinlocks for ROM XIP mode.
 229   * I think it could be done by putting the spinlock flag in the cache
 230   * of the BSP located right after sysinfo.
 231   */
 232
 233         wait_all_core0_started();
 234 #if CONFIG_LOGICAL_CPUS==1
 235  /* Core0 on each node is configured. Now setup any additional cores. */
 236  printk(BIOS_DEBUG, "start_other_cores()\n");
 237         start_other_cores();
 238  post_code(0x37);
 239         wait_all_other_cores_started(bsp_apicid);
 240 #endif
 241
 242  post_code(0x38);
 243
 244 #if FAM10_SET_FIDVID == 1
 245  msr = rdmsr(0xc0010071);
 246  printk(BIOS_DEBUG, "\nBegin FIDVID MSR 0xc0010071 0x%08x 0x%08x \n", msr.hi, msr.lo);
 247
 248  /* FIXME: The sb fid change may survive the warm reset and only
 249   * need to be done once.*/
 250
 251         enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 252  post_code(0x39);
 253
 254  if (!warm_reset_detect(0)) {      // BSP is node 0
 255    init_fidvid_bsp(bsp_apicid, sysinfo->nodes);
 256  } else {
 257    init_fidvid_stage2(bsp_apicid, 0);  // BSP is node 0
 258         }
 259
 260  post_code(0x3A);
 261
 262  /* show final fid and vid */
 263  msr=rdmsr(0xc0010071);
 264  printk(BIOS_DEBUG, "End FIDVIDMSR 0xc0010071 0x%08x 0x%08x \n", msr.hi, msr.lo);
 265 #endif
 266
 267  wants_reset = mcp55_early_setup_x();
 268
 269  /* Reset for HT, FIDVID, PLL and errata changes to take affect. */
 270  if (!warm_reset_detect(0)) {
 271    print_info("...WARM RESET...\n\n\n");
 272                 soft_reset();
 273    die("After soft_reset_x - shouldn't see this message!!!\n");
 274         }
 275
 276  if (wants_reset)
 277    printk(BIOS_DEBUG, "mcp55_early_setup_x wanted additional reset!\n");
 278
 279  post_code(0x3B);
 280
 281 /* It's the time to set ctrl in sysinfo now; */
 282 printk(BIOS_DEBUG, "fill_mem_ctrl()\n");
 283 fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 284
 285 post_code(0x3D);
 286
 287 //printk(BIOS_DEBUG, "enable_smbus()\n");
 288 //        enable_smbus(); /* enable in sio_setup */
 289
 290 post_code(0x3E);
 291
 292         memreset_setup();
 293
 294 post_code(0x40);
 295
 296
 297  printk(BIOS_DEBUG, "raminit_amdmct()\n");
 298  raminit_amdmct(sysinfo);
 299  post_code(0x41);
 300
 301 // printk(BIOS_DEBUG, "\n*** Yes, the copy/decompress is taking a while, FIXME!\n");
 302  post_cache_as_ram();  // BSP switch stack to ram, copy then execute LB.
 303  post_code(0x42);  // Should never see this post code.
 304
 305 }
 306