src/mainboard/supermicro/h8dmr_fam10/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007 AMD
   5  * Written by Yinghai Lu <yinghailu@amd.com> for AMD.
   6  *
   7  * This program is free software; you can redistribute it and/or modify
   8  * it under the terms of the GNU General Public License as published by
   9  * the Free Software Foundation; either version 2 of the License, or
  10  * (at your option) any later version.
  11  *
  12  * This program is distributed in the hope that it will be useful,
  13  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  14  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  15  * GNU General Public License for more details.
  16  *
  17  * You should have received a copy of the GNU General Public License
  18  * along with this program; if not, write to the Free Software
  19  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  20  */
  21
  22 #define FAM10_SCAN_PCI_BUS 0
  23 #define FAM10_ALLOCATE_IO_RANGE 1
  24
  25 #define QRANK_DIMM_SUPPORT 1
  26
  27 #if CONFIG_LOGICAL_CPUS==1
  28 #define SET_NB_CFG_54 1
  29 #endif
  30
  31 #define SET_FIDVID 1
  32 #define SET_FIDVID_CORE_RANGE 0
  33
  34 #include <stdint.h>
  35 #include <string.h>
  36 #include <device/pci_def.h>
  37 #include <device/pci_ids.h>
  38 #include <arch/io.h>
  39 #include <device/pnp_def.h>
  40 #include <arch/romcc_io.h>
  41 #include <cpu/x86/lapic.h>
  42
  43 #include <console/console.h>
  44 #include <lib.h>
  45
  46 #include <cpu/amd/model_10xxx_rev.h>
  47
  48 // for enable the FAN
  49 #include "southbridge/nvidia/mcp55/mcp55_early_smbus.c"
  50 #include "northbridge/amd/amdfam10/raminit.h"
  51 #include "northbridge/amd/amdfam10/amdfam10.h"
  52 #include "cpu/amd/model_10xxx/apic_timer.c"
  53 #include "lib/delay.c"
  54 #include "cpu/x86/lapic/boot_cpu.c"
  55 #include "northbridge/amd/amdfam10/reset_test.c"
  56 #include "superio/winbond/w83627hf/w83627hf_early_serial.c"
  57 #include "superio/winbond/w83627hf/w83627hf_early_init.c"
  58
  59 #include "cpu/x86/bist.h"
  60
  61 #include "northbridge/amd/amdfam10/debug.c"
  62
  63 #include "cpu/x86/mtrr/earlymtrr.c"
  64
  65 #include "northbridge/amd/amdfam10/setup_resource_map.c"
  66
  67 #define SERIAL_DEV PNP_DEV(0x2e, W83627HF_SP1)
  68
  69 #include "southbridge/nvidia/mcp55/mcp55_early_ctrl.c"
  70
  71 static inline void activate_spd_rom(const struct mem_controller *ctrl)
  72 {
  73         /* nothing to do */
  74 }
  75
  76 static inline int spd_read_byte(unsigned device, unsigned address)
  77 {
  78         return smbus_read_byte(device, address);
  79 }
  80
  81 #include "northbridge/amd/amdfam10/amdfam10.h"
  82
  83 #include "northbridge/amd/amdfam10/raminit_sysinfo_in_ram.c"
  84 #include "northbridge/amd/amdfam10/amdfam10_pci.c"
  85
  86 #include "resourcemap.c"
  87
  88 #include "cpu/amd/quadcore/quadcore.c"
  89
  90 #define MCP55_PCI_E_X_0 4
  91
  92 #include "southbridge/nvidia/mcp55/mcp55_early_setup_ss.h"
  93 #include "southbridge/nvidia/mcp55/mcp55_early_setup_car.c"
  94
  95 #include "cpu/amd/car/post_cache_as_ram.c"
  96
  97 #include "cpu/amd/microcode/microcode.c"
  98 #include "cpu/amd/model_10xxx/update_microcode.c"
  99 #include "cpu/amd/model_10xxx/init_cpus.c"
 100
 101
 102 #include "southbridge/nvidia/mcp55/mcp55_enable_rom.c"
 103 #include "northbridge/amd/amdfam10/early_ht.c"
 104
 105 static void sio_setup(void)
 106 {
 107         uint32_t dword;
 108         uint8_t byte;
 109
 110         enable_smbus();
 111         // smbusx_write_byte(1, (0x58>>1), 0, 0x80); /* select bank0 */
 112         /* set FAN ctrl to DC mode */
 113         smbusx_write_byte(1, (0x58 >> 1), 0xb1, 0xff);
 114
 115         byte = pci_read_config8(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0x7b);
 116         byte |= 0x20;
 117         pci_write_config8(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0x7b, byte);
 118
 119         dword = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0xa0);
 120         dword |= (1 << 0);
 121         pci_write_config32(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0xa0, dword);
 122
 123         dword = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0xa4);
 124         dword |= (1 << 16);
 125         pci_write_config32(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0xa4, dword);
 126
 127 }
 128
 129 #include "spd_addr.h"
 130
 131 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 132 {
 133         struct sys_info *sysinfo = (struct sys_info *)(CONFIG_DCACHE_RAM_BASE +
 134                 CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 135
 136         u32 bsp_apicid = 0;
 137         u32 val;
 138         u32 wants_reset;
 139         msr_t msr;
 140
 141         if (!cpu_init_detectedx && boot_cpu()) {
 142                 /* Nothing special needs to be done to find bus 0 */
 143                 /* Allow the HT devices to be found */
 144
 145                 set_bsp_node_CHtExtNodeCfgEn();
 146                 enumerate_ht_chain();
 147
 148                 sio_setup();
 149
 150                 /* Setup the mcp55 */
 151                 mcp55_enable_rom();
 152         }
 153
 154         post_code(0x30);
 155
 156         if (bist == 0) {
 157                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo);
 158         }
 159
 160         post_code(0x32);
 161
 162         pnp_enter_ext_func_mode(SERIAL_DEV);
 163         pnp_write_config(SERIAL_DEV, 0x24, 0x84 | (1 << 6));
 164         w83627hf_enable_dev(SERIAL_DEV, CONFIG_TTYS0_BASE);
 165         pnp_exit_ext_func_mode(SERIAL_DEV);
 166
 167         uart_init();
 168         console_init();
 169         printk(BIOS_DEBUG, "\n");
 170
 171         /* Halt if there was a built in self test failure */
 172         report_bist_failure(bist);
 173
 174         val = cpuid_eax(1);
 175         printk(BIOS_DEBUG, "BSP Family_Model: %08x \n", val);
 176         printk(BIOS_DEBUG, "*sysinfo range: [%p,%p]\n", sysinfo, sysinfo + 1);
 177         printk(BIOS_DEBUG, "bsp_apicid = %02x \n", bsp_apicid);
 178         printk(BIOS_DEBUG, "cpu_init_detectedx = %08lx \n", cpu_init_detectedx);
 179
 180         /* Setup sysinfo defaults */
 181         set_sysinfo_in_ram(0);
 182
 183         update_microcode(val);
 184         post_code(0x33);
 185
 186         cpuSetAMDMSR();
 187         post_code(0x34);
 188
 189         amd_ht_init(sysinfo);
 190         post_code(0x35);
 191
 192         /* Setup nodes PCI space and start core 0 AP init. */
 193         finalize_node_setup(sysinfo);
 194
 195         /* Setup any mainboard PCI settings etc. */
 196         setup_mb_resource_map();
 197         post_code(0x36);
 198
 199         /* wait for all the APs core0 started by finalize_node_setup. */
 200
 201         /* FIXME: A bunch of cores are going to start output to serial at once.
 202          * It would be nice to fixup prink spinlocks for ROM XIP mode.
 203          * I think it could be done by putting the spinlock flag in the cache
 204          * of the BSP located right after sysinfo.
 205          */
 206
 207         wait_all_core0_started();
 208 #if CONFIG_LOGICAL_CPUS==1
 209         /* Core0 on each node is configured. Now setup any additional cores. */
 210         printk(BIOS_DEBUG, "start_other_cores()\n");
 211         start_other_cores();
 212         post_code(0x37);
 213         wait_all_other_cores_started(bsp_apicid);
 214 #endif
 215
 216         post_code(0x38);
 217
 218 #if SET_FIDVID == 1
 219         msr = rdmsr(0xc0010071);
 220         printk(BIOS_DEBUG, "\nBegin FIDVID MSR 0xc0010071 0x%08x 0x%08x \n",
 221                 msr.hi, msr.lo);
 222
 223         /* FIXME: The sb fid change may survive the warm reset and only
 224          * need to be done once.*/
 225
 226         enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 227         post_code(0x39);
 228
 229         if (!warm_reset_detect(0)) {    // BSP is node 0
 230                 init_fidvid_bsp(bsp_apicid, sysinfo->nodes);
 231         } else {
 232                 init_fidvid_stage2(bsp_apicid, 0);      // BSP is node 0
 233         }
 234
 235         post_code(0x3A);
 236
 237         /* show final fid and vid */
 238         msr = rdmsr(0xc0010071);
 239         printk(BIOS_DEBUG, "End FIDVIDMSR 0xc0010071 0x%08x 0x%08x \n",
 240                msr.hi, msr.lo);
 241 #endif
 242
 243         init_timer(); // Need to use TMICT to synconize FID/VID
 244
 245         wants_reset = mcp55_early_setup_x();
 246
 247         /* Reset for HT, FIDVID, PLL and errata changes to take affect. */
 248         if (!warm_reset_detect(0)) {
 249                 print_info("...WARM RESET...\n\n\n");
 250                 soft_reset();
 251                 die("After soft_reset_x - shouldn't see this message!!!\n");
 252         }
 253
 254         if (wants_reset)
 255                 printk(BIOS_DEBUG, "mcp55_early_setup_x wants additional reset!\n");
 256
 257         post_code(0x3B);
 258
 259         /* It's the time to set ctrl in sysinfo now; */
 260         printk(BIOS_DEBUG, "fill_mem_ctrl()\n");
 261         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 262
 263         post_code(0x3D);
 264
 265         // printk(BIOS_DEBUG, "enable_smbus()\n");
 266         // enable_smbus(); /* enable in sio_setup */
 267
 268         post_code(0x40);
 269
 270         printk(BIOS_DEBUG, "raminit_amdmct()\n");
 271         raminit_amdmct(sysinfo);
 272         post_code(0x41);
 273
 274         // printk(BIOS_DEBUG, "\n*** Yes, the copy/decompress is taking a while, FIXME!\n");
 275         post_cache_as_ram(); // BSP switch stack to ram, copy + execute stage 2
 276         post_code(0x42);     // Should never see this post code.
 277 }