src/mainboard/supermicro/h8dmr_fam10/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007 AMD
   5  * Written by Yinghai Lu <yinghailu@amd.com> for AMD.
   6  *
   7  * This program is free software; you can redistribute it and/or modify
   8  * it under the terms of the GNU General Public License as published by
   9  * the Free Software Foundation; either version 2 of the License, or
  10  * (at your option) any later version.
  11  *
  12  * This program is distributed in the hope that it will be useful,
  13  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  14  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  15  * GNU General Public License for more details.
  16  *
  17  * You should have received a copy of the GNU General Public License
  18  * along with this program; if not, write to the Free Software
  19  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  20  */
  21
  22 #define RAMINIT_SYSINFO 1
  23
  24 #define FAM10_SCAN_PCI_BUS 0
  25 #define FAM10_ALLOCATE_IO_RANGE 1
  26
  27 #define QRANK_DIMM_SUPPORT 1
  28
  29 #if CONFIG_LOGICAL_CPUS==1
  30 #define SET_NB_CFG_54 1
  31 #endif
  32
  33 #define SET_FIDVID 1
  34 #define SET_FIDVID_CORE_RANGE 0
  35
  36 #include <stdint.h>
  37 #include <string.h>
  38 #include <device/pci_def.h>
  39 #include <device/pci_ids.h>
  40 #include <arch/io.h>
  41 #include <device/pnp_def.h>
  42 #include <arch/romcc_io.h>
  43 #include <cpu/x86/lapic.h>
  44 #include "option_table.h"
  45
  46 #include <console/console.h>
  47 #include "lib/ramtest.c"
  48
  49 #include <cpu/amd/model_10xxx_rev.h>
  50
  51 // for enable the FAN
  52 #include "southbridge/nvidia/mcp55/mcp55_early_smbus.c"
  53 #include "northbridge/amd/amdfam10/raminit.h"
  54 #include "northbridge/amd/amdfam10/amdfam10.h"
  55 #include "cpu/amd/model_10xxx/apic_timer.c"
  56 #include "lib/delay.c"
  57 #include "cpu/x86/lapic/boot_cpu.c"
  58 #include "northbridge/amd/amdfam10/reset_test.c"
  59 #include "superio/winbond/w83627hf/w83627hf_early_serial.c"
  60 #include "superio/winbond/w83627hf/w83627hf_early_init.c"
  61
  62 #include "cpu/x86/bist.h"
  63
  64 #include "northbridge/amd/amdfam10/debug.c"
  65
  66 #include "cpu/x86/mtrr/earlymtrr.c"
  67
  68 #include "northbridge/amd/amdfam10/setup_resource_map.c"
  69
  70 #define SERIAL_DEV PNP_DEV(0x2e, W83627HF_SP1)
  71
  72 #include "southbridge/nvidia/mcp55/mcp55_early_ctrl.c"
  73
  74 static inline void activate_spd_rom(const struct mem_controller *ctrl)
  75 {
  76         /* nothing to do */
  77 }
  78
  79 static inline int spd_read_byte(unsigned device, unsigned address)
  80 {
  81         return smbus_read_byte(device, address);
  82 }
  83
  84 #include "northbridge/amd/amdfam10/amdfam10.h"
  85
  86 #include "northbridge/amd/amdfam10/raminit_sysinfo_in_ram.c"
  87 #include "northbridge/amd/amdfam10/amdfam10_pci.c"
  88
  89 #include "resourcemap.c"
  90
  91 #include "cpu/amd/quadcore/quadcore.c"
  92
  93 #define MCP55_NUM 1
  94 #define MCP55_USE_NIC 1
  95 #define MCP55_USE_AZA 1
  96
  97 #define MCP55_PCI_E_X_0 4
  98
  99 #include "southbridge/nvidia/mcp55/mcp55_early_setup_ss.h"
 100 #include "southbridge/nvidia/mcp55/mcp55_early_setup_car.c"
 101
 102 #include "cpu/amd/car/post_cache_as_ram.c"
 103
 104 #include "cpu/amd/microcode/microcode.c"
 105 #include "cpu/amd/model_10xxx/update_microcode.c"
 106 #include "cpu/amd/model_10xxx/init_cpus.c"
 107
 108
 109 #include "southbridge/nvidia/mcp55/mcp55_enable_rom.c"
 110 #include "northbridge/amd/amdfam10/early_ht.c"
 111
 112 static void sio_setup(void)
 113 {
 114         uint32_t dword;
 115         uint8_t byte;
 116
 117         enable_smbus();
 118         // smbusx_write_byte(1, (0x58>>1), 0, 0x80); /* select bank0 */
 119         /* set FAN ctrl to DC mode */
 120         smbusx_write_byte(1, (0x58 >> 1), 0xb1, 0xff);
 121
 122         byte = pci_read_config8(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0x7b);
 123         byte |= 0x20;
 124         pci_write_config8(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0x7b, byte);
 125
 126         dword = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0xa0);
 127         dword |= (1 << 0);
 128         pci_write_config32(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0xa0, dword);
 129
 130         dword = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0xa4);
 131         dword |= (1 << 16);
 132         pci_write_config32(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0xa4, dword);
 133
 134 }
 135
 136 #include "spd_addr.h"
 137
 138 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 139 {
 140         struct sys_info *sysinfo = (struct sys_info *)(CONFIG_DCACHE_RAM_BASE +
 141                 CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 142
 143         u32 bsp_apicid = 0;
 144         u32 val;
 145         u32 wants_reset;
 146         msr_t msr;
 147
 148         if (!cpu_init_detectedx && boot_cpu()) {
 149                 /* Nothing special needs to be done to find bus 0 */
 150                 /* Allow the HT devices to be found */
 151
 152                 set_bsp_node_CHtExtNodeCfgEn();
 153                 enumerate_ht_chain();
 154
 155                 sio_setup();
 156
 157                 /* Setup the mcp55 */
 158                 mcp55_enable_rom();
 159         }
 160
 161         post_code(0x30);
 162
 163         if (bist == 0) {
 164                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo);
 165         }
 166
 167         post_code(0x32);
 168
 169         pnp_enter_ext_func_mode(SERIAL_DEV);
 170         pnp_write_config(SERIAL_DEV, 0x24, 0x84 | (1 << 6));
 171         w83627hf_enable_dev(SERIAL_DEV, CONFIG_TTYS0_BASE);
 172         pnp_exit_ext_func_mode(SERIAL_DEV);
 173
 174         uart_init();
 175         console_init();
 176         printk(BIOS_DEBUG, "\n");
 177
 178         /* Halt if there was a built in self test failure */
 179         report_bist_failure(bist);
 180
 181         val = cpuid_eax(1);
 182         printk(BIOS_DEBUG, "BSP Family_Model: %08x \n", val);
 183         printk(BIOS_DEBUG, "*sysinfo range: [%p,%p]\n", sysinfo, sysinfo + 1);
 184         printk(BIOS_DEBUG, "bsp_apicid = %02x \n", bsp_apicid);
 185         printk(BIOS_DEBUG, "cpu_init_detectedx = %08lx \n", cpu_init_detectedx);
 186
 187         /* Setup sysinfo defaults */
 188         set_sysinfo_in_ram(0);
 189
 190         update_microcode(val);
 191         post_code(0x33);
 192
 193         cpuSetAMDMSR();
 194         post_code(0x34);
 195
 196         amd_ht_init(sysinfo);
 197         post_code(0x35);
 198
 199         /* Setup nodes PCI space and start core 0 AP init. */
 200         finalize_node_setup(sysinfo);
 201
 202         /* Setup any mainboard PCI settings etc. */
 203         setup_mb_resource_map();
 204         post_code(0x36);
 205
 206         /* wait for all the APs core0 started by finalize_node_setup. */
 207
 208         /* FIXME: A bunch of cores are going to start output to serial at once.
 209          * It would be nice to fixup prink spinlocks for ROM XIP mode.
 210          * I think it could be done by putting the spinlock flag in the cache
 211          * of the BSP located right after sysinfo.
 212          */
 213
 214         wait_all_core0_started();
 215 #if CONFIG_LOGICAL_CPUS==1
 216         /* Core0 on each node is configured. Now setup any additional cores. */
 217         printk(BIOS_DEBUG, "start_other_cores()\n");
 218         start_other_cores();
 219         post_code(0x37);
 220         wait_all_other_cores_started(bsp_apicid);
 221 #endif
 222
 223         post_code(0x38);
 224
 225 #if SET_FIDVID == 1
 226         msr = rdmsr(0xc0010071);
 227         printk(BIOS_DEBUG, "\nBegin FIDVID MSR 0xc0010071 0x%08x 0x%08x \n",
 228                 msr.hi, msr.lo);
 229
 230         /* FIXME: The sb fid change may survive the warm reset and only
 231          * need to be done once.*/
 232
 233         enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 234         post_code(0x39);
 235
 236         if (!warm_reset_detect(0)) {    // BSP is node 0
 237                 init_fidvid_bsp(bsp_apicid, sysinfo->nodes);
 238         } else {
 239                 init_fidvid_stage2(bsp_apicid, 0);      // BSP is node 0
 240         }
 241
 242         post_code(0x3A);
 243
 244         /* show final fid and vid */
 245         msr = rdmsr(0xc0010071);
 246         printk(BIOS_DEBUG, "End FIDVIDMSR 0xc0010071 0x%08x 0x%08x \n",
 247                msr.hi, msr.lo);
 248 #endif
 249
 250         init_timer(); // Need to use TMICT to synconize FID/VID
 251
 252         wants_reset = mcp55_early_setup_x();
 253
 254         /* Reset for HT, FIDVID, PLL and errata changes to take affect. */
 255         if (!warm_reset_detect(0)) {
 256                 print_info("...WARM RESET...\n\n\n");
 257                 soft_reset();
 258                 die("After soft_reset_x - shouldn't see this message!!!\n");
 259         }
 260
 261         if (wants_reset)
 262                 printk(BIOS_DEBUG, "mcp55_early_setup_x wants additional reset!\n");
 263
 264         post_code(0x3B);
 265
 266         /* It's the time to set ctrl in sysinfo now; */
 267         printk(BIOS_DEBUG, "fill_mem_ctrl()\n");
 268         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 269
 270         post_code(0x3D);
 271
 272         // printk(BIOS_DEBUG, "enable_smbus()\n");
 273         // enable_smbus(); /* enable in sio_setup */
 274
 275         post_code(0x40);
 276
 277         printk(BIOS_DEBUG, "raminit_amdmct()\n");
 278         raminit_amdmct(sysinfo);
 279         post_code(0x41);
 280
 281         // printk(BIOS_DEBUG, "\n*** Yes, the copy/decompress is taking a while, FIXME!\n");
 282         post_cache_as_ram(); // BSP switch stack to ram, copy + execute stage 2
 283         post_code(0x42);     // Should never see this post code.
 284 }