src/mainboard/supermicro/h8dmr/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007 AMD
   5  * Written by Yinghai Lu <yinghailu@amd.com> for AMD.
   6  *
   7  * This program is free software; you can redistribute it and/or modify
   8  * it under the terms of the GNU General Public License as published by
   9  * the Free Software Foundation; either version 2 of the License, or
  10  * (at your option) any later version.
  11  *
  12  * This program is distributed in the hope that it will be useful,
  13  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  14  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  15  * GNU General Public License for more details.
  16  *
  17  * You should have received a copy of the GNU General Public License
  18  * along with this program; if not, write to the Free Software
  19  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  20  */
  21
  22 #define ASSEMBLY 1
  23 #define __PRE_RAM__
  24
  25 #define RAMINIT_SYSINFO 1
  26
  27 #define K8_ALLOCATE_IO_RANGE 1
  28
  29 #define QRANK_DIMM_SUPPORT 1
  30
  31 #if CONFIG_LOGICAL_CPUS==1
  32 #define SET_NB_CFG_54 1
  33 #endif
  34
  35 //used by init_cpus and fidvid
  36 #define K8_SET_FIDVID 1
  37 //if we want to wait for core1 done before DQS training, set it to 0
  38 #define K8_SET_FIDVID_CORE0_ONLY 1
  39
  40 #if CONFIG_K8_REV_F_SUPPORT == 1
  41 #define K8_REV_F_SUPPORT_F0_F1_WORKAROUND 0
  42 #endif
  43
  44 #include <stdint.h>
  45 #include <string.h>
  46 #include <device/pci_def.h>
  47 #include <device/pci_ids.h>
  48 #include <arch/io.h>
  49 #include <device/pnp_def.h>
  50 #include <arch/romcc_io.h>
  51 #include <cpu/x86/lapic.h>
  52 #include "option_table.h"
  53 #include "pc80/mc146818rtc_early.c"
  54
  55 // for enable the FAN
  56 #include "southbridge/nvidia/mcp55/mcp55_early_smbus.c"
  57
  58 #if CONFIG_USE_FAILOVER_IMAGE==0
  59 #include "pc80/serial.c"
  60 #include "arch/i386/lib/console.c"
  61 #include "lib/ramtest.c"
  62
  63 #include <cpu/amd/model_fxx_rev.h>
  64
  65 //#include "southbridge/nvidia/mcp55/mcp55_early_smbus.c"
  66 #include "northbridge/amd/amdk8/raminit.h"
  67 #include "cpu/amd/model_fxx/apic_timer.c"
  68 #include "lib/delay.c"
  69
  70 #endif
  71
  72 #include "cpu/x86/lapic/boot_cpu.c"
  73 #include "northbridge/amd/amdk8/reset_test.c"
  74 #include "superio/winbond/w83627hf/w83627hf_early_serial.c"
  75 #include "superio/winbond/w83627hf/w83627hf_early_init.c"
  76
  77 #if CONFIG_USE_FAILOVER_IMAGE==0
  78
  79 #include "cpu/x86/bist.h"
  80
  81 #include "northbridge/amd/amdk8/debug.c"
  82
  83 #include "cpu/amd/mtrr/amd_earlymtrr.c"
  84
  85
  86 #include "northbridge/amd/amdk8/setup_resource_map.c"
  87
  88 #define SERIAL_DEV PNP_DEV(0x2e, W83627HF_SP1)
  89
  90 #include "southbridge/nvidia/mcp55/mcp55_early_ctrl.c"
  91
  92 static void memreset_setup(void)
  93 {
  94 }
  95
  96 static void memreset(int controllers, const struct mem_controller *ctrl)
  97 {
  98 }
  99
 100 static inline void activate_spd_rom(const struct mem_controller *ctrl)
 101 {
 102         /* nothing to do */
 103 }
 104
 105 static inline int spd_read_byte(unsigned device, unsigned address)
 106 {
 107         return smbus_read_byte(device, address);
 108 }
 109
 110 #include "northbridge/amd/amdk8/amdk8_f.h"
 111 #include "northbridge/amd/amdk8/coherent_ht.c"
 112
 113 #include "northbridge/amd/amdk8/incoherent_ht.c"
 114
 115 #include "northbridge/amd/amdk8/raminit_f.c"
 116
 117 #include "lib/generic_sdram.c"
 118
 119 #include "resourcemap.c"
 120
 121 #include "cpu/amd/dualcore/dualcore.c"
 122
 123 #define MCP55_NUM 1
 124 #define MCP55_USE_NIC 1
 125 #define MCP55_USE_AZA 1
 126
 127 #define MCP55_PCI_E_X_0 4
 128
 129 #include "southbridge/nvidia/mcp55/mcp55_early_setup_ss.h"
 130 #include "southbridge/nvidia/mcp55/mcp55_early_setup_car.c"
 131
 132 #include "cpu/amd/car/copy_and_run.c"
 133
 134 #include "cpu/amd/car/post_cache_as_ram.c"
 135
 136 #include "cpu/amd/model_fxx/init_cpus.c"
 137
 138 #include "cpu/amd/model_fxx/fidvid.c"
 139
 140 #endif
 141
 142 #include "southbridge/nvidia/mcp55/mcp55_enable_rom.c"
 143 #include "northbridge/amd/amdk8/early_ht.c"
 144
 145
 146 static void sio_setup(void)
 147 {
 148
 149         unsigned value;
 150         uint32_t dword;
 151         uint8_t byte;
 152         enable_smbus();
 153 //      smbusx_write_byte(1, (0x58>>1), 0, 0x80); /* select bank0 */
 154         smbusx_write_byte(1, (0x58>>1), 0xb1, 0xff); /* set FAN ctrl to DC mode */
 155
 156         byte = pci_read_config8(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0x7b);
 157         byte |= 0x20;
 158         pci_write_config8(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0x7b, byte);
 159
 160         dword = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa0);
 161         dword |= (1<<0);
 162         pci_write_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa0, dword);
 163
 164         dword = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa4);
 165         dword |= (1<<16);
 166         pci_write_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa4, dword);
 167
 168 }
 169
 170 #if CONFIG_USE_FAILOVER_IMAGE==0
 171
 172 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 173 {
 174         static const uint16_t spd_addr [] = {
 175                         (0xa<<3)|0, (0xa<<3)|2, 0, 0,
 176                         (0xa<<3)|1, (0xa<<3)|3, 0, 0,
 177 #if CONFIG_MAX_PHYSICAL_CPUS > 1
 178                         (0xa<<3)|4, (0xa<<3)|6, 0, 0,
 179                         (0xa<<3)|5, (0xa<<3)|7, 0, 0,
 180 #endif
 181         };
 182
 183         struct sys_info *sysinfo = (CONFIG_DCACHE_RAM_BASE + CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 184
 185         int needs_reset = 0;
 186         unsigned bsp_apicid = 0;
 187
 188         if (!cpu_init_detectedx && boot_cpu()) {
 189                 /* Nothing special needs to be done to find bus 0 */
 190                 /* Allow the HT devices to be found */
 191
 192                 enumerate_ht_chain();
 193
 194                 sio_setup();
 195
 196                 /* Setup the mcp55 */
 197                 mcp55_enable_rom();
 198         }
 199
 200         if (bist == 0) {
 201                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo);
 202         }
 203
 204         pnp_enter_ext_func_mode(SERIAL_DEV);
 205         pnp_write_config(SERIAL_DEV, 0x24, 0x84 | (1 << 6));
 206         w83627hf_enable_dev(SERIAL_DEV, CONFIG_TTYS0_BASE);
 207         pnp_exit_ext_func_mode(SERIAL_DEV);
 208
 209         uart_init();
 210         console_init();
 211
 212         /* Halt if there was a built in self test failure */
 213         report_bist_failure(bist);
 214
 215         print_debug("*sysinfo range: ["); print_debug_hex32(sysinfo); print_debug(",");  print_debug_hex32((unsigned long)sysinfo+sizeof(struct sys_info)); print_debug(")\r\n");
 216
 217         setup_mb_resource_map();
 218
 219         print_debug("bsp_apicid="); print_debug_hex8(bsp_apicid); print_debug("\r\n");
 220
 221 #if CONFIG_MEM_TRAIN_SEQ == 1
 222         set_sysinfo_in_ram(0); // in BSP so could hold all ap until sysinfo is in ram
 223 #endif
 224         setup_coherent_ht_domain(); // routing table and start other core0
 225
 226         wait_all_core0_started();
 227 #if CONFIG_LOGICAL_CPUS==1
 228         // It is said that we should start core1 after all core0 launched
 229         /* becase optimize_link_coherent_ht is moved out from setup_coherent_ht_domain,
 230          * So here need to make sure last core0 is started, esp for two way system,
 231          * (there may be apic id conflicts in that case)
 232          */
 233         start_other_cores();
 234         wait_all_other_cores_started(bsp_apicid);
 235 #endif
 236
 237         /* it will set up chains and store link pair for optimization later */
 238         ht_setup_chains_x(sysinfo); // it will init sblnk and sbbusn, nodes, sbdn
 239
 240 #if K8_SET_FIDVID == 1
 241
 242         {
 243                 msr_t msr;
 244                 msr=rdmsr(0xc0010042);
 245                 print_debug("begin msr fid, vid "); print_debug_hex32( msr.hi ); print_debug_hex32(msr.lo); print_debug("\r\n");
 246
 247         }
 248
 249         enable_fid_change();
 250
 251         enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 252
 253         init_fidvid_bsp(bsp_apicid);
 254
 255         // show final fid and vid
 256         {
 257                 msr_t msr;
 258                 msr=rdmsr(0xc0010042);
 259                 print_debug("end   msr fid, vid "); print_debug_hex32( msr.hi ); print_debug_hex32(msr.lo); print_debug("\r\n");
 260
 261         }
 262 #endif
 263
 264 #if 1
 265         needs_reset |= optimize_link_coherent_ht();
 266         needs_reset |= optimize_link_incoherent_ht(sysinfo);
 267         needs_reset |= mcp55_early_setup_x();
 268
 269         // fidvid change will issue one LDTSTOP and the HT change will be effective too
 270         if (needs_reset) {
 271                 print_info("ht reset -\r\n");
 272                 soft_reset();
 273         }
 274 #endif
 275         allow_all_aps_stop(bsp_apicid);
 276
 277         //It's the time to set ctrl in sysinfo now;
 278         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 279
 280 //        enable_smbus(); /* enable in sio_setup */
 281
 282         memreset_setup();
 283
 284         //do we need apci timer, tsc...., only debug need it for better output
 285         /* all ap stopped? */
 286 //        init_timer(); // Need to use TMICT to synconize FID/VID
 287
 288         sdram_initialize(sysinfo->nodes, sysinfo->ctrl, sysinfo);
 289
 290         post_cache_as_ram(); // bsp swtich stack to ram and copy sysinfo ram now
 291
 292 }
 293
 294
 295 #endif