src/mainboard/roda/rk886ex/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007-2009 coresystems GmbH
   5  *
   6  * This program is free software; you can redistribute it and/or
   7  * modify it under the terms of the GNU General Public License as
   8  * published by the Free Software Foundation; version 2 of
   9  * the License.
  10  *
  11  * This program is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14  * GNU General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU General Public License
  17  * along with this program; if not, write to the Free Software
  18  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston,
  19  * MA 02110-1301 USA
  20  */
  21
  22 // __PRE_RAM__ means: use "unsigned" for device, not a struct.
  23
  24 #include <stdint.h>
  25 #include <string.h>
  26 #include <arch/io.h>
  27 #include <arch/romcc_io.h>
  28 #include <device/pci_def.h>
  29 #include <device/pnp_def.h>
  30 #include <cpu/x86/lapic.h>
  31 #include <lib.h>
  32 #include <pc80/mc146818rtc.h>
  33 #include <console/console.h>
  34 #include <usbdebug.h>
  35 #include <cpu/x86/bist.h>
  36 #include "northbridge/intel/i945/i945.h"
  37 #include "northbridge/intel/i945/raminit.h"
  38 #include "southbridge/intel/i82801gx/i82801gx.h"
  39
  40 void setup_ich7_gpios(void)
  41 {
  42         printk(BIOS_DEBUG, " GPIOS...");
  43         /* General Registers */
  44         outl(0xbfc0f7c0, DEFAULT_GPIOBASE + 0x00);      /* GPIO_USE_SEL */
  45         outl(0x70a87d83, DEFAULT_GPIOBASE + 0x04);      /* GP_IO_SEL */
  46         outl(0x7dc07f83, DEFAULT_GPIOBASE + 0x0c);      /* GP_LVL */
  47         /* Output Control Registers */
  48         outl(0x00000000, DEFAULT_GPIOBASE + 0x18);      /* GPO_BLINK */
  49         /* Input Control Registers */
  50         outl(0x00002180, DEFAULT_GPIOBASE + 0x2c);      /* GPI_INV */
  51         outl(0x000100e8, DEFAULT_GPIOBASE + 0x30);      /* GPIO_USE_SEL2 */
  52         outl(0x00000030, DEFAULT_GPIOBASE + 0x34);      /* GP_IO_SEL2 */
  53         outl(0x00010030, DEFAULT_GPIOBASE + 0x38);      /* GP_LVL */
  54 }
  55
  56 static void ich7_enable_lpc(void)
  57 {
  58         // Enable Serial IRQ
  59         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0x64, 0xd0);
  60         // decode range
  61         pci_write_config16(PCI_DEV(0, 0x1f, 0), 0x80, 0x0007);
  62         // decode range
  63         pci_write_config16(PCI_DEV(0, 0x1f, 0), 0x82, 0x3f0f);
  64         // Enable 0x02e0
  65         pci_write_config16(PCI_DEV(0, 0x1f, 0), 0x84, 0x02e1);
  66         pci_write_config16(PCI_DEV(0, 0x1f, 0), 0x86, 0x001c);
  67         // COM3 decode
  68         pci_write_config32(PCI_DEV(0, 0x1f, 0), 0x88, 0x00fc0601);
  69         // COM4 decode
  70         pci_write_config32(PCI_DEV(0, 0x1f, 0), 0x8c, 0x00040069);
  71 }
  72
  73 /* This box has two superios, so enabling serial becomes slightly excessive.
  74  * We disable a lot of stuff to make sure that there are no conflicts between
  75  * the two. Also set up the GPIOs from the beginning. This is the "no schematic
  76  * but safe anyways" method.
  77  */
  78 static inline void pnp_enter_ext_func_mode(device_t dev)
  79 {
  80         unsigned int port = dev >> 8;
  81         outb(0x55, port);
  82 }
  83
  84 static void pnp_exit_ext_func_mode(device_t dev)
  85 {
  86         unsigned int port = dev >> 8;
  87         outb(0xaa, port);
  88 }
  89
  90 static void pnp_write_register(device_t dev, int reg, int val)
  91 {
  92         unsigned int port = dev >> 8;
  93         outb(reg, port);
  94         outb(val, port+1);
  95 }
  96
  97 static void early_superio_config(void)
  98 {
  99         device_t dev;
 100
 101         dev=PNP_DEV(0x2e, 0x00);
 102
 103         pnp_enter_ext_func_mode(dev);
 104         pnp_write_register(dev, 0x01, 0x94); // Extended Parport modes
 105         pnp_write_register(dev, 0x02, 0x88); // UART power on
 106         pnp_write_register(dev, 0x03, 0x72); // Floppy
 107         pnp_write_register(dev, 0x04, 0x01); // EPP + SPP
 108         pnp_write_register(dev, 0x14, 0x03); // Floppy
 109         pnp_write_register(dev, 0x20, (0x3f0 >> 2)); // Floppy
 110         pnp_write_register(dev, 0x23, (0x378 >> 2)); // PP base
 111         pnp_write_register(dev, 0x24, (0x3f8 >> 2)); // UART1 base
 112         pnp_write_register(dev, 0x25, (0x2f8 >> 2)); // UART2 base
 113         pnp_write_register(dev, 0x26, (2 << 4) | 0); // FDC + PP DMA
 114         pnp_write_register(dev, 0x27, (6 << 4) | 7); // FDC + PP DMA
 115         pnp_write_register(dev, 0x28, (4 << 4) | 3); // UART1,2 IRQ
 116         /* These are the SMI status registers in the SIO: */
 117         pnp_write_register(dev, 0x30, (0x600 >> 4)); // Runtime Register Block Base
 118
 119         pnp_write_register(dev, 0x31, 0x00); // GPIO1 DIR
 120         pnp_write_register(dev, 0x32, 0x00); // GPIO1 POL
 121         pnp_write_register(dev, 0x33, 0x40); // GPIO2 DIR
 122         pnp_write_register(dev, 0x34, 0x00); // GPIO2 POL
 123         pnp_write_register(dev, 0x35, 0xff); // GPIO3 DIR
 124         pnp_write_register(dev, 0x36, 0x00); // GPIO3 POL
 125         pnp_write_register(dev, 0x37, 0xe0); // GPIO4 DIR
 126         pnp_write_register(dev, 0x38, 0x00); // GPIO4 POL
 127         pnp_write_register(dev, 0x39, 0x80); // GPIO4 POL
 128
 129         pnp_exit_ext_func_mode(dev);
 130 }
 131
 132 static void rcba_config(void)
 133 {
 134         /* Set up virtual channel 0 */
 135         //RCBA32(0x0014) = 0x80000001;
 136         //RCBA32(0x001c) = 0x03128010;
 137
 138         /* Device 1f interrupt pin register */
 139         RCBA32(0x3100) = 0x00042220;
 140         /* Device 1d interrupt pin register */
 141         RCBA32(0x310c) = 0x00214321;
 142
 143         /* dev irq route register */
 144         RCBA16(0x3140) = 0x0232;
 145         RCBA16(0x3142) = 0x3246;
 146         RCBA16(0x3144) = 0x0237;
 147         RCBA16(0x3146) = 0x3201;
 148         RCBA16(0x3148) = 0x3216;
 149
 150         /* Enable IOAPIC */
 151         RCBA8(0x31ff) = 0x03;
 152
 153         /* Enable upper 128bytes of CMOS */
 154         RCBA32(0x3400) = (1 << 2);
 155
 156         /* Disable unused devices */
 157         RCBA32(0x3418) = FD_PCIE6 | FD_PCIE5 | FD_PCIE3 | FD_PCIE2 |
 158                          FD_INTLAN | FD_ACMOD | FD_HDAUD | FD_PATA;
 159         RCBA32(0x3418) |= (1 << 0); // Required.
 160
 161         /* Enable PCIe Root Port Clock Gate */
 162         // RCBA32(0x341c) = 0x00000001;
 163
 164         /* This should probably go into the ACPI OS Init trap */
 165
 166         /* Set up I/O Trap #0 for 0xfe00 (SMIC) */
 167         RCBA32(0x1e84) = 0x00020001;
 168         RCBA32(0x1e80) = 0x0000fe01;
 169
 170         /* Set up I/O Trap #3 for 0x800-0x80c (Trap) */
 171         RCBA32(0x1e9c) = 0x000200f0;
 172         RCBA32(0x1e98) = 0x000c0801;
 173 }
 174
 175 static void early_ich7_init(void)
 176 {
 177         uint8_t reg8;
 178         uint32_t reg32;
 179
 180         // program secondary mlt XXX byte?
 181         pci_write_config8(PCI_DEV(0, 0x1e, 0), 0x1b, 0x20);
 182
 183         // reset rtc power status
 184         reg8 = pci_read_config8(PCI_DEV(0, 0x1f, 0), 0xa4);
 185         reg8 &= ~(1 << 2);
 186         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0xa4, reg8);
 187
 188         // usb transient disconnect
 189         reg8 = pci_read_config8(PCI_DEV(0, 0x1f, 0), 0xad);
 190         reg8 |= (3 << 0);
 191         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0xad, reg8);
 192
 193         reg32 = pci_read_config32(PCI_DEV(0, 0x1d, 7), 0xfc);
 194         reg32 |= (1 << 29) | (1 << 17);
 195         pci_write_config32(PCI_DEV(0, 0x1d, 7), 0xfc, reg32);
 196
 197         reg32 = pci_read_config32(PCI_DEV(0, 0x1d, 7), 0xdc);
 198         reg32 |= (1 << 31) | (1 << 27);
 199         pci_write_config32(PCI_DEV(0, 0x1d, 7), 0xdc, reg32);
 200
 201         RCBA32(0x0088) = 0x0011d000;
 202         RCBA16(0x01fc) = 0x060f;
 203         RCBA32(0x01f4) = 0x86000040;
 204         RCBA32(0x0214) = 0x10030549;
 205         RCBA32(0x0218) = 0x00020504;
 206         RCBA8(0x0220) = 0xc5;
 207         reg32 = RCBA32(0x3410);
 208         reg32 |= (1 << 6);
 209         RCBA32(0x3410) = reg32;
 210         reg32 = RCBA32(0x3430);
 211         reg32 &= ~(3 << 0);
 212         reg32 |= (1 << 0);
 213         RCBA32(0x3430) = reg32;
 214         RCBA32(0x3418) |= (1 << 0);
 215         RCBA16(0x0200) = 0x2008;
 216         RCBA8(0x2027) = 0x0d;
 217         RCBA16(0x3e08) |= (1 << 7);
 218         RCBA16(0x3e48) |= (1 << 7);
 219         RCBA32(0x3e0e) |= (1 << 7);
 220         RCBA32(0x3e4e) |= (1 << 7);
 221
 222         // next step only on ich7m b0 and later:
 223         reg32 = RCBA32(0x2034);
 224         reg32 &= ~(0x0f << 16);
 225         reg32 |= (5 << 16);
 226         RCBA32(0x2034) = reg32;
 227 }
 228
 229 static void init_artec_dongle(void)
 230 {
 231         // Enable 4MB decoding
 232         outb(0xf1, 0x88);
 233         outb(0xf4, 0x88);
 234 }
 235
 236 #include <cbmem.h>
 237
 238 // Now, this needs to be included because it relies on the symbol
 239 // __PRE_RAM__ being set during CAR stage (in order to compile the
 240 // BSS free versions of the functions). Either rewrite the code
 241 // to be always BSS free, or invent a flag that's better suited than
 242 // __PRE_RAM__ to determine whether we're in ram init stage (stage 1)
 243 //
 244 #include "lib/cbmem.c"
 245
 246 void main(unsigned long bist)
 247 {
 248         u32 reg32;
 249         int boot_mode = 0;
 250
 251         if (bist == 0)
 252                 enable_lapic();
 253
 254         /* Force PCIRST# */
 255         pci_write_config16(PCI_DEV(0, 0x1e, 0), BCTRL, SBR);
 256         udelay(200 * 1000);
 257         pci_write_config16(PCI_DEV(0, 0x1e, 0), BCTRL, 0);
 258
 259         ich7_enable_lpc();
 260         early_superio_config();
 261
 262         /* Set up the console */
 263         uart_init();
 264
 265 #if CONFIG_USBDEBUG
 266         i82801gx_enable_usbdebug(1);
 267         early_usbdebug_init();
 268 #endif
 269
 270         console_init();
 271
 272         /* Halt if there was a built in self test failure */
 273         report_bist_failure(bist);
 274
 275         if (MCHBAR16(SSKPD) == 0xCAFE) {
 276                 printk(BIOS_DEBUG, "soft reset detected, rebooting properly\n");
 277                 outb(0x6, 0xcf9);
 278                 while (1) asm("hlt");
 279         }
 280
 281         /* Perform some early chipset initialization required
 282          * before RAM initialization can work
 283          */
 284         i945_early_initialization();
 285
 286         /* This has to happen after i945_early_initialization() */
 287         init_artec_dongle();
 288
 289         /* Read PM1_CNT */
 290         reg32 = inl(DEFAULT_PMBASE + 0x04);
 291         printk(BIOS_DEBUG, "PM1_CNT: %08x\n", reg32);
 292         if (((reg32 >> 10) & 7) == 5) {
 293 #if CONFIG_HAVE_ACPI_RESUME
 294                 printk(BIOS_DEBUG, "Resume from S3 detected.\n");
 295                 boot_mode = 2;
 296                 /* Clear SLP_TYPE. This will break stage2 but
 297                  * we care for that when we get there.
 298                  */
 299                 outl(reg32 & ~(7 << 10), DEFAULT_PMBASE + 0x04);
 300
 301 #else
 302                 printk(BIOS_DEBUG, "Resume from S3 detected, but disabled.\n");
 303 #endif
 304         }
 305
 306         /* Enable SPD ROMs and DDR-II DRAM */
 307         enable_smbus();
 308
 309 #if CONFIG_DEFAULT_CONSOLE_LOGLEVEL > 8
 310         dump_spd_registers();
 311 #endif
 312
 313         sdram_initialize(boot_mode);
 314
 315         /* Perform some initialization that must run before stage2 */
 316         early_ich7_init();
 317
 318         /* This should probably go away. Until now it is required
 319          * and mainboard specific
 320          */
 321         rcba_config();
 322
 323         /* Chipset Errata! */
 324         fixup_i945_errata();
 325
 326         /* Initialize the internal PCIe links before we go into stage2 */
 327         i945_late_initialization();
 328
 329 #if !CONFIG_HAVE_ACPI_RESUME
 330 #if CONFIG_DEFAULT_CONSOLE_LOGLEVEL > 8
 331 #if CONFIG_DEBUG_RAM_SETUP
 332         sdram_dump_mchbar_registers();
 333
 334         {
 335                 /* This will not work if TSEG is in place! */
 336                 u32 tom = pci_read_config32(PCI_DEV(0,2,0), 0x5c);
 337
 338                 printk(BIOS_DEBUG, "TOM: 0x%08x\n", tom);
 339                 ram_check(0x00000000, 0x000a0000);
 340                 ram_check(0x00100000, tom);
 341         }
 342 #endif
 343 #endif
 344 #endif
 345
 346         MCHBAR16(SSKPD) = 0xCAFE;
 347
 348 #if CONFIG_HAVE_ACPI_RESUME
 349         /* Start address of high memory tables */
 350         unsigned long high_ram_base = get_top_of_ram() - HIGH_MEMORY_SIZE;
 351
 352         /* If there is no high memory area, we didn't boot before, so
 353          * this is not a resume. In that case we just create the cbmem toc.
 354          */
 355         if ((boot_mode == 2) && cbmem_reinit((u64)high_ram_base)) {
 356                 void *resume_backup_memory = cbmem_find(CBMEM_ID_RESUME);
 357
 358                 /* copy 1MB - 64K to high tables ram_base to prevent memory corruption
 359                  * through stage 2. We could keep stuff like stack and heap in high tables
 360                  * memory completely, but that's a wonderful clean up task for another
 361                  * day.
 362                  */
 363                 if (resume_backup_memory)
 364                         memcpy(resume_backup_memory, (void *)CONFIG_RAMBASE, HIGH_MEMORY_SAVE);
 365
 366                 /* Magic for S3 resume */
 367                 pci_write_config32(PCI_DEV(0, 0x00, 0), SKPAD, 0xcafed00d);
 368         }
 369 #endif
 370 }