src/mainboard/roda/rk886ex/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007-2009 coresystems GmbH
   5  *
   6  * This program is free software; you can redistribute it and/or
   7  * modify it under the terms of the GNU General Public License as
   8  * published by the Free Software Foundation; version 2 of
   9  * the License.
  10  *
  11  * This program is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14  * GNU General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU General Public License
  17  * along with this program; if not, write to the Free Software
  18  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston,
  19  * MA 02110-1301 USA
  20  */
  21
  22 // __PRE_RAM__ means: use "unsigned" for device, not a struct.
  23
  24 #include <stdint.h>
  25 #include <string.h>
  26 #include <arch/io.h>
  27 #include <arch/romcc_io.h>
  28 #include <device/pci_def.h>
  29 #include <device/pnp_def.h>
  30 #include <cpu/x86/lapic.h>
  31 #include <lib.h>
  32 #include <pc80/mc146818rtc.h>
  33 #include <console/console.h>
  34 #include <usbdebug.h>
  35 #include <cpu/x86/bist.h>
  36 #include "northbridge/intel/i945/i945.h"
  37 #include "northbridge/intel/i945/raminit.h"
  38 #include "southbridge/intel/i82801gx/i82801gx.h"
  39 #include "option_table.h"
  40
  41 void setup_ich7_gpios(void)
  42 {
  43         printk(BIOS_DEBUG, " GPIOS...");
  44         /* General Registers */
  45         outl(0xbfc0f7c0, DEFAULT_GPIOBASE + 0x00);      /* GPIO_USE_SEL */
  46         outl(0x70a87d83, DEFAULT_GPIOBASE + 0x04);      /* GP_IO_SEL */
  47         // ------------------------------------------------------------
  48         // 0 - GPO6  - Enable power of SATA channel 0
  49         // 0 - GPO9  - Wireless LAN power on
  50         // 0 - GPO15 - FAN on
  51         // 1 - GPO22 - FWH WP
  52         // 1 - GPO24 - GPS on
  53         // 0 - GPO25 - External Antenna Mux on
  54         // 0 - GPO26 - BT on
  55         // 0 - GPO27 - GSM on
  56         outl(0x01400000, DEFAULT_GPIOBASE + 0x0c);      /* GP_LVL */
  57         // ------------------------------------------------------------
  58         /* Output Control Registers */
  59         outl(0x00000000, DEFAULT_GPIOBASE + 0x18);      /* GPO_BLINK */
  60         /* Input Control Registers */
  61         outl(0x00002180, DEFAULT_GPIOBASE + 0x2c);      /* GPI_INV */
  62         outl(0x000100e8, DEFAULT_GPIOBASE + 0x30);      /* GPIO_USE_SEL2 */
  63         outl(0x00000030, DEFAULT_GPIOBASE + 0x34);      /* GP_IO_SEL2 */
  64         // ------------------------------------------------------------
  65         // 1 - GPO48 - FWH TBL#
  66         outl(0x00010000, DEFAULT_GPIOBASE + 0x38);      /* GP_LVL */
  67         // ------------------------------------------------------------
  68 }
  69
  70 static void ich7_enable_lpc(void)
  71 {
  72         int lpt_en = 0;
  73         if (read_option(lpt, 0) != 0) {
  74                lpt_en = 1<<2; // enable LPT
  75         }
  76         // Enable Serial IRQ
  77         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0x64, 0xd0);
  78         // decode range
  79         pci_write_config16(PCI_DEV(0, 0x1f, 0), 0x80, 0x0007);
  80         // decode range
  81         pci_write_config16(PCI_DEV(0, 0x1f, 0), 0x82, 0x3f0b | lpt_en);
  82         // Enable 0x02e0
  83         pci_write_config16(PCI_DEV(0, 0x1f, 0), 0x84, 0x02e1);
  84         pci_write_config16(PCI_DEV(0, 0x1f, 0), 0x86, 0x001c);
  85         // COM3 decode
  86         pci_write_config32(PCI_DEV(0, 0x1f, 0), 0x88, 0x00fc0601);
  87         // COM4 decode
  88         pci_write_config32(PCI_DEV(0, 0x1f, 0), 0x8c, 0x00040069);
  89 }
  90
  91 /* This box has two superios, so enabling serial becomes slightly excessive.
  92  * We disable a lot of stuff to make sure that there are no conflicts between
  93  * the two. Also set up the GPIOs from the beginning. This is the "no schematic
  94  * but safe anyways" method.
  95  */
  96 static inline void pnp_enter_ext_func_mode(device_t dev)
  97 {
  98         unsigned int port = dev >> 8;
  99         outb(0x55, port);
 100 }
 101
 102 static void pnp_exit_ext_func_mode(device_t dev)
 103 {
 104         unsigned int port = dev >> 8;
 105         outb(0xaa, port);
 106 }
 107
 108 static void pnp_write_register(device_t dev, int reg, int val)
 109 {
 110         unsigned int port = dev >> 8;
 111         outb(reg, port);
 112         outb(val, port+1);
 113 }
 114
 115 static void early_superio_config(void)
 116 {
 117         device_t dev;
 118
 119         dev=PNP_DEV(0x2e, 0x00);
 120
 121         pnp_enter_ext_func_mode(dev);
 122         pnp_write_register(dev, 0x01, 0x94); // Extended Parport modes
 123         pnp_write_register(dev, 0x02, 0x88); // UART power on
 124         pnp_write_register(dev, 0x03, 0x72); // Floppy
 125         pnp_write_register(dev, 0x04, 0x01); // EPP + SPP
 126         pnp_write_register(dev, 0x14, 0x03); // Floppy
 127         pnp_write_register(dev, 0x20, (0x3f0 >> 2)); // Floppy
 128         pnp_write_register(dev, 0x23, (0x378 >> 2)); // PP base
 129         pnp_write_register(dev, 0x24, (0x3f8 >> 2)); // UART1 base
 130         pnp_write_register(dev, 0x25, (0x2f8 >> 2)); // UART2 base
 131         pnp_write_register(dev, 0x26, (2 << 4) | 0); // FDC + PP DMA
 132         pnp_write_register(dev, 0x27, (6 << 4) | 7); // FDC + PP DMA
 133         pnp_write_register(dev, 0x28, (4 << 4) | 3); // UART1,2 IRQ
 134         /* These are the SMI status registers in the SIO: */
 135         pnp_write_register(dev, 0x30, (0x600 >> 4)); // Runtime Register Block Base
 136
 137         pnp_write_register(dev, 0x31, 0x00); // GPIO1 DIR
 138         pnp_write_register(dev, 0x32, 0x00); // GPIO1 POL
 139         pnp_write_register(dev, 0x33, 0x40); // GPIO2 DIR
 140         pnp_write_register(dev, 0x34, 0x00); // GPIO2 POL
 141         pnp_write_register(dev, 0x35, 0xff); // GPIO3 DIR
 142         pnp_write_register(dev, 0x36, 0x00); // GPIO3 POL
 143         pnp_write_register(dev, 0x37, 0xe0); // GPIO4 DIR
 144         pnp_write_register(dev, 0x38, 0x00); // GPIO4 POL
 145         pnp_write_register(dev, 0x39, 0x80); // GPIO4 POL
 146
 147         pnp_exit_ext_func_mode(dev);
 148 }
 149
 150 static void rcba_config(void)
 151 {
 152         /* Set up virtual channel 0 */
 153         //RCBA32(0x0014) = 0x80000001;
 154         //RCBA32(0x001c) = 0x03128010;
 155
 156         /* Device 1f interrupt pin register */
 157         RCBA32(0x3100) = 0x00042220;
 158         /* Device 1d interrupt pin register */
 159         RCBA32(0x310c) = 0x00214321;
 160
 161         /* dev irq route register */
 162         RCBA16(0x3140) = 0x0232;
 163         RCBA16(0x3142) = 0x3246;
 164         RCBA16(0x3144) = 0x0237;
 165         RCBA16(0x3146) = 0x3201;
 166         RCBA16(0x3148) = 0x3216;
 167
 168         /* Enable IOAPIC */
 169         RCBA8(0x31ff) = 0x03;
 170
 171         /* Enable upper 128bytes of CMOS */
 172         RCBA32(0x3400) = (1 << 2);
 173
 174         /* Disable unused devices */
 175         RCBA32(0x3418) = FD_PCIE6 | FD_PCIE5 | FD_PCIE3 | FD_PCIE2 |
 176                          FD_INTLAN | FD_ACMOD | FD_HDAUD | FD_PATA;
 177         RCBA32(0x3418) |= (1 << 0); // Required.
 178
 179         /* Enable PCIe Root Port Clock Gate */
 180         // RCBA32(0x341c) = 0x00000001;
 181
 182         /* This should probably go into the ACPI OS Init trap */
 183
 184         /* Set up I/O Trap #0 for 0xfe00 (SMIC) */
 185         RCBA32(0x1e84) = 0x00020001;
 186         RCBA32(0x1e80) = 0x0000fe01;
 187
 188         /* Set up I/O Trap #3 for 0x800-0x80c (Trap) */
 189         RCBA32(0x1e9c) = 0x000200f0;
 190         RCBA32(0x1e98) = 0x000c0801;
 191 }
 192
 193 static void early_ich7_init(void)
 194 {
 195         uint8_t reg8;
 196         uint32_t reg32;
 197
 198         // program secondary mlt XXX byte?
 199         pci_write_config8(PCI_DEV(0, 0x1e, 0), 0x1b, 0x20);
 200
 201         // reset rtc power status
 202         reg8 = pci_read_config8(PCI_DEV(0, 0x1f, 0), 0xa4);
 203         reg8 &= ~(1 << 2);
 204         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0xa4, reg8);
 205
 206         // usb transient disconnect
 207         reg8 = pci_read_config8(PCI_DEV(0, 0x1f, 0), 0xad);
 208         reg8 |= (3 << 0);
 209         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0xad, reg8);
 210
 211         reg32 = pci_read_config32(PCI_DEV(0, 0x1d, 7), 0xfc);
 212         reg32 |= (1 << 29) | (1 << 17);
 213         pci_write_config32(PCI_DEV(0, 0x1d, 7), 0xfc, reg32);
 214
 215         reg32 = pci_read_config32(PCI_DEV(0, 0x1d, 7), 0xdc);
 216         reg32 |= (1 << 31) | (1 << 27);
 217         pci_write_config32(PCI_DEV(0, 0x1d, 7), 0xdc, reg32);
 218
 219         RCBA32(0x0088) = 0x0011d000;
 220         RCBA16(0x01fc) = 0x060f;
 221         RCBA32(0x01f4) = 0x86000040;
 222         RCBA32(0x0214) = 0x10030549;
 223         RCBA32(0x0218) = 0x00020504;
 224         RCBA8(0x0220) = 0xc5;
 225         reg32 = RCBA32(0x3410);
 226         reg32 |= (1 << 6);
 227         RCBA32(0x3410) = reg32;
 228         reg32 = RCBA32(0x3430);
 229         reg32 &= ~(3 << 0);
 230         reg32 |= (1 << 0);
 231         RCBA32(0x3430) = reg32;
 232         RCBA32(0x3418) |= (1 << 0);
 233         RCBA16(0x0200) = 0x2008;
 234         RCBA8(0x2027) = 0x0d;
 235         RCBA16(0x3e08) |= (1 << 7);
 236         RCBA16(0x3e48) |= (1 << 7);
 237         RCBA32(0x3e0e) |= (1 << 7);
 238         RCBA32(0x3e4e) |= (1 << 7);
 239
 240         // next step only on ich7m b0 and later:
 241         reg32 = RCBA32(0x2034);
 242         reg32 &= ~(0x0f << 16);
 243         reg32 |= (5 << 16);
 244         RCBA32(0x2034) = reg32;
 245 }
 246
 247 static void init_artec_dongle(void)
 248 {
 249         // Enable 4MB decoding
 250         outb(0xf1, 0x88);
 251         outb(0xf4, 0x88);
 252 }
 253
 254 #include <cbmem.h>
 255
 256 void main(unsigned long bist)
 257 {
 258         u32 reg32;
 259         int boot_mode = 0;
 260
 261         if (bist == 0)
 262                 enable_lapic();
 263
 264         /* Force PCIRST# */
 265         pci_write_config16(PCI_DEV(0, 0x1e, 0), BCTRL, SBR);
 266         udelay(200 * 1000);
 267         pci_write_config16(PCI_DEV(0, 0x1e, 0), BCTRL, 0);
 268
 269         ich7_enable_lpc();
 270         early_superio_config();
 271
 272         /* Set up the console */
 273         console_init();
 274
 275         /* Halt if there was a built in self test failure */
 276         report_bist_failure(bist);
 277
 278         if (MCHBAR16(SSKPD) == 0xCAFE) {
 279                 printk(BIOS_DEBUG, "soft reset detected, rebooting properly\n");
 280                 outb(0x6, 0xcf9);
 281                 while (1) asm("hlt");
 282         }
 283
 284         /* Perform some early chipset initialization required
 285          * before RAM initialization can work
 286          */
 287         i945_early_initialization();
 288
 289         /* This has to happen after i945_early_initialization() */
 290         init_artec_dongle();
 291
 292         /* Read PM1_CNT */
 293         reg32 = inl(DEFAULT_PMBASE + 0x04);
 294         printk(BIOS_DEBUG, "PM1_CNT: %08x\n", reg32);
 295         if (((reg32 >> 10) & 7) == 5) {
 296 #if CONFIG_HAVE_ACPI_RESUME
 297                 printk(BIOS_DEBUG, "Resume from S3 detected.\n");
 298                 boot_mode = 2;
 299                 /* Clear SLP_TYPE. This will break stage2 but
 300                  * we care for that when we get there.
 301                  */
 302                 outl(reg32 & ~(7 << 10), DEFAULT_PMBASE + 0x04);
 303
 304 #else
 305                 printk(BIOS_DEBUG, "Resume from S3 detected, but disabled.\n");
 306 #endif
 307         }
 308
 309         /* Enable SPD ROMs and DDR-II DRAM */
 310         enable_smbus();
 311
 312 #if CONFIG_DEFAULT_CONSOLE_LOGLEVEL > 8
 313         dump_spd_registers();
 314 #endif
 315
 316         sdram_initialize(boot_mode, NULL);
 317
 318         /* Perform some initialization that must run before stage2 */
 319         early_ich7_init();
 320
 321         /* This should probably go away. Until now it is required
 322          * and mainboard specific
 323          */
 324         rcba_config();
 325
 326         /* Chipset Errata! */
 327         fixup_i945_errata();
 328
 329         /* Initialize the internal PCIe links before we go into stage2 */
 330         i945_late_initialization();
 331
 332 #if !CONFIG_HAVE_ACPI_RESUME
 333 #if CONFIG_DEFAULT_CONSOLE_LOGLEVEL > 8
 334 #if CONFIG_DEBUG_RAM_SETUP
 335         sdram_dump_mchbar_registers();
 336
 337         {
 338                 /* This will not work if TSEG is in place! */
 339                 u32 tom = pci_read_config32(PCI_DEV(0,2,0), 0x5c);
 340
 341                 printk(BIOS_DEBUG, "TOM: 0x%08x\n", tom);
 342                 ram_check(0x00000000, 0x000a0000);
 343                 ram_check(0x00100000, tom);
 344         }
 345 #endif
 346 #endif
 347 #endif
 348
 349         MCHBAR16(SSKPD) = 0xCAFE;
 350
 351 #if CONFIG_HAVE_ACPI_RESUME
 352         /* Start address of high memory tables */
 353         unsigned long high_ram_base = get_top_of_ram() - HIGH_MEMORY_SIZE;
 354
 355         /* If there is no high memory area, we didn't boot before, so
 356          * this is not a resume. In that case we just create the cbmem toc.
 357          */
 358         if ((boot_mode == 2) && cbmem_reinit((u64)high_ram_base)) {
 359                 void *resume_backup_memory = cbmem_find(CBMEM_ID_RESUME);
 360
 361                 /* copy 1MB - 64K to high tables ram_base to prevent memory corruption
 362                  * through stage 2. We could keep stuff like stack and heap in high tables
 363                  * memory completely, but that's a wonderful clean up task for another
 364                  * day.
 365                  */
 366                 if (resume_backup_memory)
 367                         memcpy(resume_backup_memory, (void *)CONFIG_RAMBASE, HIGH_MEMORY_SAVE);
 368
 369                 /* Magic for S3 resume */
 370                 pci_write_config32(PCI_DEV(0, 0x00, 0), SKPAD, SKPAD_ACPI_S3_MAGIC);
 371         }
 372 #endif
 373 }