src/mainboard/pcengines/alix1c/cache_as_ram_auto.c

   1 /*
   2  * This file is part of the LinuxBIOS project.
   3  *
   4  * Copyright (C) 2007 Advanced Micro Devices, Inc.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License version 2 as
   8  * published by the Free Software Foundation.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  18  */
  19
  20 #define ASSEMBLY 1
  21
  22 #include <stdint.h>
  23 #include <spd.h>
  24 #include <device/pci_def.h>
  25 #include <arch/io.h>
  26 #include <device/pnp_def.h>
  27 #include <arch/romcc_io.h>
  28 #include <arch/hlt.h>
  29 #include "pc80/serial.c"
  30 #include "arch/i386/lib/console.c"
  31 #include "ram/ramtest.c"
  32 #include "cpu/x86/bist.h"
  33 #include "cpu/x86/msr.h"
  34 #include <cpu/amd/lxdef.h>
  35 #include <cpu/amd/geode_post_code.h>
  36 #include "southbridge/amd/cs5536/cs5536.h"
  37
  38 #define POST_CODE(x) outb(x, 0x80)
  39 #define SERIAL_DEV PNP_DEV(0x2e, W83627HF_SP1)
  40
  41 /* The alix1c has no SMBUS; the setup is hard-wired.  */
  42 void cs5536_enable_smbus(void)
  43 {
  44 }
  45
  46 #include "southbridge/amd/cs5536/cs5536_early_setup.c"
  47 #include "superio/winbond/w83627hf/w83627hf_early_serial.c"
  48
  49 /* the part is a hynix hy5du121622ctp-d43
  50  * HY 5D U 12 16 2 2 C <blank> T <blank> P D43
  51  * Hynix
  52  * DDR SDRAM (5D)
  53  * VDD 2.5 VDDQ 2.5 (U)
  54  * 512M 8K REFRESH (12)
  55  * x16 (16)
  56  * 4banks (2)
  57  * SSTL_2 (2)
  58  * 4th GEN die (C)
  59  * Normal Power Consumption (<blank> )
  60  * TSOP (T)
  61  * Single Die (<blank>)
  62  * Lead Free (P)
  63  * DDR400 3-3-3 (D43)
  64  */
  65 /* spd array */
  66 static u8 spdbytes[] = {
  67         [SPD_ACCEPTABLE_CAS_LATENCIES] = 0x10,
  68         [SPD_BANK_DENSITY] = 0x40,
  69         [SPD_DEVICE_ATTRIBUTES_GENERAL] = 0xff,
  70         [SPD_MEMORY_TYPE] = 7,
  71         [SPD_MIN_CYCLE_TIME_AT_CAS_MAX] = 10, /* This is a guess for tRAC value */
  72         [SPD_MODULE_ATTRIBUTES] = 0xff, /* fix me later when we figure out */
  73         [SPD_NUM_BANKS_PER_SDRAM] = 4,
  74         [SPD_PRIMARY_SDRAM_WIDTH] = 8,
  75         /* alix1c is 1 bank. */
  76         [SPD_NUM_DIMM_BANKS] = 1,
  77         [SPD_NUM_COLUMNS] = 0xa,
  78         [SPD_NUM_ROWS] = 3,
  79         [SPD_REFRESH] = 0x3a,
  80         [SPD_SDRAM_CYCLE_TIME_2ND] = 60,
  81         [SPD_SDRAM_CYCLE_TIME_3RD] = 75,
  82         [SPD_tRAS] = 40,
  83         [SPD_tRCD] = 15,
  84         [SPD_tRFC] = 70,
  85         [SPD_tRP] = 15,
  86         [SPD_tRRD] = 10,
  87 };
  88
  89 static u8 spd_read_byte(unsigned device, unsigned address)
  90 {
  91         print_debug("spd_read_byte dev ");
  92         print_debug_hex8(device);
  93
  94         if (device != (0x50<<1)){
  95                 print_debug(" returns 0xff\n");
  96                 return 0xff;
  97         }
  98
  99         print_debug(" addr ");
 100         print_debug_hex8(address);
 101         print_debug(" returns ");
 102         print_debug_hex8(spdbytes[address]);
 103         print_debug("\r\n");
 104         return spdbytes[address];
 105 }
 106
 107 #define ManualConf 0            /* Do automatic strapped PLL config */
 108 #define PLLMSRhi 0x00001490 /* manual settings for the PLL */
 109 #define PLLMSRlo 0x02000030
 110 #define DIMM0 0xA0
 111 #define DIMM1 0xA2
 112 #include "northbridge/amd/lx/raminit.h"
 113 #include "northbridge/amd/lx/pll_reset.c"
 114 #include "northbridge/amd/lx/raminit.c"
 115 #include "sdram/generic_sdram.c"
 116 #include "cpu/amd/model_lx/cpureginit.c"
 117 #include "cpu/amd/model_lx/syspreinit.c"
 118
 119 static void msr_init(void)
 120 {
 121         msr_t msr;
 122         /* Setup access to the MC for under 1MB. Note MC not setup yet. */
 123         msr.hi = 0x24fffc02;
 124         msr.lo =  0x10010000;
 125         wrmsr(CPU_RCONF_DEFAULT, msr);
 126
 127         msr.hi = 0x20000000;
 128         msr.lo = 0xfff00;
 129         wrmsr(MSR_GLIU0 + 0x20, msr);
 130
 131         msr.hi = 0x20000000;
 132         msr.lo =  0xfff00;
 133         wrmsr(MSR_GLIU1 + 0x20, msr);
 134
 135 }
 136
 137 static void mb_gpio_init(void)
 138 {
 139         /* Early mainboard specific GPIO setup */
 140 }
 141
 142 void cache_as_ram_main(void)
 143 {
 144         static const struct mem_controller memctrl[] = {
 145                 {.channel0 = {0x50}},
 146         };
 147         extern void RestartCAR();
 148         POST_CODE(0x01);
 149
 150         SystemPreInit();
 151         msr_init();
 152
 153         cs5536_early_setup();
 154
 155         /* NOTE: must do this AFTER the early_setup!
 156          * it is counting on some early MSR setup
 157          * for cs5536
 158          */
 159         cs5536_disable_internal_uart();
 160         w83627hf_enable_serial(SERIAL_DEV, TTYS0_BASE);
 161         mb_gpio_init();
 162         uart_init();
 163         console_init();
 164
 165         pll_reset(ManualConf);
 166
 167         cpuRegInit();
 168
 169         sdram_initialize(1, memctrl);
 170
 171         /* Check memory */
 172         ram_check(0x00000000, 640 * 1024);
 173
 174         /* Switch from Cache as RAM to real RAM
 175          * There are two ways we could think about this.
 176          *
 177          * 1. If we are using the auto.inc ROMCC way, the stack is
 178          * going to be re-setup in the code following this code.  Just
 179          * wbinvd the stack to clear the cache tags.  We don't care
 180          * where the stack used to be.
 181          *
 182          * 2. This file is built as a normal .c -> .o and linked in
 183          * etc.  The stack might be used to return etc.  That means we
 184          * care about what is in the stack.  If we are smart we set
 185          * the CAR stack to the same location as the rest of
 186          * LinuxBIOS. If that is the case we can just do a wbinvd.
 187          * The stack will be written into real RAM that is now setup
 188          * and we continue like nothing happened.  If the stack is
 189          * located somewhere other than where LB would like it, you
 190          * need to write some code to do a copy from cache to RAM
 191          *
 192          * We use method 1 on Norwich and on this board too.
 193          */
 194         POST_CODE(0x02);
 195         print_err("POST 02\n");
 196         __asm__("wbinvd\n");
 197         print_err("Past wbinvd\n");
 198         /* we are finding the return does not work on this
 199          * board. Explicitly call the label that is after the call to
 200          * us. This is gross, but sometimes at this level it is the
 201          * only way out
 202          */
 203         done_cache_as_ram_main();
 204 }