src/mainboard/nvidia/l1_2pvv/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007 AMD
   5  * Written by Yinghai Lu <yinghailu@amd.com> for AMD.
   6  *
   7  * This program is free software; you can redistribute it and/or modify
   8  * it under the terms of the GNU General Public License as published by
   9  * the Free Software Foundation; either version 2 of the License, or
  10  * (at your option) any later version.
  11  *
  12  * This program is distributed in the hope that it will be useful,
  13  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  14  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  15  * GNU General Public License for more details.
  16  *
  17  * You should have received a copy of the GNU General Public License
  18  * along with this program; if not, write to the Free Software
  19  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  20  */
  21
  22 #if CONFIG_LOGICAL_CPUS==1
  23 #define SET_NB_CFG_54 1
  24 #endif
  25
  26 //used by init_cpus and fidvid
  27 #define SET_FIDVID 0
  28 //if we want to wait for core1 done before DQS training, set it to 0
  29 #define SET_FIDVID_CORE0_ONLY 1
  30
  31 #if CONFIG_K8_REV_F_SUPPORT == 1
  32 #define K8_REV_F_SUPPORT_F0_F1_WORKAROUND 0
  33 #endif
  34
  35 #include <stdint.h>
  36 #include <string.h>
  37 #include <device/pci_def.h>
  38 #include <device/pci_ids.h>
  39 #include <arch/io.h>
  40 #include <device/pnp_def.h>
  41 #include <arch/romcc_io.h>
  42 #include <cpu/x86/lapic.h>
  43 #include <pc80/mc146818rtc.h>
  44
  45 #include <console/console.h>
  46 #include <usbdebug.h>
  47 #include <lib.h>
  48
  49 #include <cpu/amd/model_fxx_rev.h>
  50
  51 #include "southbridge/nvidia/mcp55/mcp55_early_smbus.c"
  52 #include "northbridge/amd/amdk8/raminit.h"
  53 #include "cpu/amd/model_fxx/apic_timer.c"
  54 #include "lib/delay.c"
  55
  56 #include "cpu/x86/lapic/boot_cpu.c"
  57 #include "northbridge/amd/amdk8/reset_test.c"
  58 #include "superio/winbond/w83627ehg/w83627ehg_early_serial.c"
  59 #include "superio/winbond/w83627ehg/w83627ehg_early_init.c"
  60
  61 #include "cpu/x86/bist.h"
  62
  63 #include "northbridge/amd/amdk8/debug.c"
  64
  65 #include "cpu/x86/mtrr/earlymtrr.c"
  66
  67 #include "northbridge/amd/amdk8/setup_resource_map.c"
  68
  69 #define SERIAL_DEV PNP_DEV(0x2e, W83627EHG_SP1)
  70
  71 #include "southbridge/nvidia/mcp55/mcp55_early_ctrl.c"
  72
  73 static void memreset(int controllers, const struct mem_controller *ctrl)
  74 {
  75 }
  76
  77 static inline void activate_spd_rom(const struct mem_controller *ctrl)
  78 {
  79         /* nothing to do */
  80 }
  81
  82 static inline int spd_read_byte(unsigned device, unsigned address)
  83 {
  84         return smbus_read_byte(device, address);
  85 }
  86
  87 #include "northbridge/amd/amdk8/amdk8_f.h"
  88 #include "northbridge/amd/amdk8/incoherent_ht.c"
  89 #include "northbridge/amd/amdk8/coherent_ht.c"
  90 #include "northbridge/amd/amdk8/raminit_f.c"
  91 #include "lib/generic_sdram.c"
  92
  93 #include "resourcemap.c"
  94
  95 #include "cpu/amd/dualcore/dualcore.c"
  96
  97 #define MCP55_PCI_E_X_0 2
  98 #define MCP55_PCI_E_X_1 4
  99
 100 #define MCP55_MB_SETUP \
 101         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+37, 0x00, 0x44,/* GPIO38 PCI_REQ3 */ \
 102         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+38, 0x00, 0x44,/* GPIO39 PCI_GNT3 */ \
 103         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+39, 0x00, 0x44,/* GPIO40 PCI_GNT2 */ \
 104         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+40, 0x00, 0x44,/* GPIO41 PCI_REQ2 */ \
 105         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+59, 0x00, 0x60,/* GPIP60 FANCTL0 */ \
 106         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+60, 0x00, 0x60,/* GPIO61 FANCTL1 */
 107
 108 #include "southbridge/nvidia/mcp55/mcp55_early_setup_ss.h"
 109 #include "southbridge/nvidia/mcp55/mcp55_early_setup_car.c"
 110
 111
 112
 113 #include "cpu/amd/car/post_cache_as_ram.c"
 114
 115 #include "cpu/amd/model_fxx/init_cpus.c"
 116
 117 #include "cpu/amd/model_fxx/fidvid.c"
 118
 119 #include "southbridge/nvidia/mcp55/mcp55_enable_rom.c"
 120 #include "northbridge/amd/amdk8/early_ht.c"
 121
 122 static void sio_setup(void)
 123 {
 124         uint32_t dword;
 125         uint8_t byte;
 126
 127         byte = pci_read_config8(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0x7b);
 128         byte |= 0x20;
 129         pci_write_config8(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0x7b, byte);
 130
 131         dword = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa0);
 132         dword |= (1<<0);
 133         pci_write_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa0, dword);
 134
 135         dword = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa4);
 136         dword |= (1<<16);
 137         pci_write_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa4, dword);
 138 }
 139
 140 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 141 {
 142         static const uint16_t spd_addr [] = {
 143                         // Node 0
 144                         (0xa<<3)|0, (0xa<<3)|2, 0, 0,
 145                         (0xa<<3)|1, (0xa<<3)|3, 0, 0,
 146                         // Node 1
 147                         (0xa<<3)|4, (0xa<<3)|6, 0, 0,
 148                         (0xa<<3)|5, (0xa<<3)|7, 0, 0,
 149         };
 150
 151         struct sys_info *sysinfo = (struct sys_info *)(CONFIG_DCACHE_RAM_BASE
 152                 + CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 153
 154         int needs_reset = 0;
 155         unsigned bsp_apicid = 0;
 156
 157         if (!cpu_init_detectedx && boot_cpu()) {
 158                 /* Nothing special needs to be done to find bus 0 */
 159                 /* Allow the HT devices to be found */
 160
 161                 enumerate_ht_chain();
 162
 163                 sio_setup();
 164
 165                 /* Setup the mcp55 */
 166                 mcp55_enable_rom();
 167         }
 168
 169         if (bist == 0) {
 170                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo);
 171         }
 172
 173         pnp_enter_ext_func_mode(SERIAL_DEV);
 174         pnp_write_config(SERIAL_DEV, 0x24, 0);
 175         w83627ehg_enable_dev(SERIAL_DEV, CONFIG_TTYS0_BASE);
 176         pnp_exit_ext_func_mode(SERIAL_DEV);
 177
 178         setup_mb_resource_map();
 179
 180         uart_init();
 181
 182         /* Halt if there was a built in self test failure */
 183         report_bist_failure(bist);
 184
 185 #if CONFIG_USBDEBUG
 186         mcp55_enable_usbdebug(CONFIG_USBDEBUG_DEFAULT_PORT);
 187         early_usbdebug_init();
 188 #endif
 189         console_init();
 190         printk(BIOS_DEBUG, "*sysinfo range: [%p,%p]\n",sysinfo,sysinfo+1);
 191
 192         print_debug("bsp_apicid="); print_debug_hex8(bsp_apicid); print_debug("\n");
 193
 194 #if CONFIG_MEM_TRAIN_SEQ == 1
 195         set_sysinfo_in_ram(0); // in BSP so could hold all ap until sysinfo is in ram
 196 #endif
 197         setup_coherent_ht_domain(); // routing table and start other core0
 198
 199         wait_all_core0_started();
 200 #if CONFIG_LOGICAL_CPUS==1
 201         // It is said that we should start core1 after all core0 launched
 202         /* becase optimize_link_coherent_ht is moved out from setup_coherent_ht_domain,
 203          * So here need to make sure last core0 is started, esp for two way system,
 204          * (there may be apic id conflicts in that case)
 205          */
 206         start_other_cores();
 207         wait_all_other_cores_started(bsp_apicid);
 208 #endif
 209
 210         /* it will set up chains and store link pair for optimization later */
 211         ht_setup_chains_x(sysinfo); // it will init sblnk and sbbusn, nodes, sbdn
 212
 213 #if SET_FIDVID == 1
 214
 215         {
 216                 msr_t msr;
 217                 msr=rdmsr(0xc0010042);
 218                 print_debug("begin msr fid, vid "); print_debug_hex32( msr.hi ); print_debug_hex32(msr.lo); print_debug("\n");
 219
 220         }
 221
 222         enable_fid_change();
 223
 224         enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 225
 226         init_fidvid_bsp(bsp_apicid);
 227
 228         // show final fid and vid
 229         {
 230                 msr_t msr;
 231                 msr=rdmsr(0xc0010042);
 232                 print_debug("end   msr fid, vid "); print_debug_hex32( msr.hi ); print_debug_hex32(msr.lo); print_debug("\n");
 233
 234         }
 235 #endif
 236         init_timer(); /* Need to use TMICT to synconize FID/VID. */
 237
 238         needs_reset |= optimize_link_coherent_ht();
 239         needs_reset |= optimize_link_incoherent_ht(sysinfo);
 240         needs_reset |= mcp55_early_setup_x();
 241
 242         // fidvid change will issue one LDTSTOP and the HT change will be effective too
 243         if (needs_reset) {
 244                 print_info("ht reset -\n");
 245                 soft_reset();
 246         }
 247         allow_all_aps_stop(bsp_apicid);
 248
 249         //It's the time to set ctrl in sysinfo now;
 250         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 251
 252         enable_smbus();
 253
 254         /* all ap stopped? */
 255
 256         sdram_initialize(sysinfo->nodes, sysinfo->ctrl, sysinfo);
 257
 258         post_cache_as_ram(); // bsp swtich stack to ram and copy sysinfo ram now
 259
 260 }
 261